JPH01192132A - 半導体集積回路装置のクロック配線方法 - Google Patents
半導体集積回路装置のクロック配線方法Info
- Publication number
- JPH01192132A JPH01192132A JP63015928A JP1592888A JPH01192132A JP H01192132 A JPH01192132 A JP H01192132A JP 63015928 A JP63015928 A JP 63015928A JP 1592888 A JP1592888 A JP 1592888A JP H01192132 A JPH01192132 A JP H01192132A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- block
- wiring
- blocks
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体集積回路装置のクロック配線方法に係
り、特に階層的レイアウト手法によって構成された装置
のクロック配線方法に関する。
り、特に階層的レイアウト手法によって構成された装置
のクロック配線方法に関する。
（従来の技術）
基本機能を実現するセルの組合わせとセル間の配線によ
って所望の回路動作を実現する半導体集積回路装置にお
いてレイアウト設計を行う際には、回路の大規模化に伴
って工数・処理時間は指数関数的に増加するため、回路
全体を一度にレイアウトするには莫大な時間及び労力を
費やすことになる・そとで回路を取扱いやすい規模のブ
ロックに分割し、予め設計されたマクロブロックを除く
それぞれのブロックに対して個別に配置配線を実行した
後にブロック間の配線を行うといった階層的レイアウト
設計手法が広く用いられている。
って所望の回路動作を実現する半導体集積回路装置にお
いてレイアウト設計を行う際には、回路の大規模化に伴
って工数・処理時間は指数関数的に増加するため、回路
全体を一度にレイアウトするには莫大な時間及び労力を
費やすことになる・そとで回路を取扱いやすい規模のブ
ロックに分割し、予め設計されたマクロブロックを除く
それぞれのブロックに対して個別に配置配線を実行した
後にブロック間の配線を行うといった階層的レイアウト
設計手法が広く用いられている。
上記レイアウトに際しては、クロック信号を供給される
べきフリップ７ロップなどのセル（被供給セル）の数も
増加し、各ブロック中に供給されるクロック信号も互い
に同期がとれていなければ７ならないため、その接続方
法が重要な問題となってくる。具体的な方法としては、
第５図（ａ）の如く各ブロック（２１，２２，２３）の
辺上にクロック配線接続用の端子（４１，４２，４３）
を設定し、この端子を経由してブロック内へのクロック
信号の供給及びクロック発生源（３）と各ブロックの接
続を行う方法が考えられる・ しかし、この方法ではクロック発生源から各ブロック端
子までの経路が−通りであり、しかもその間の距離や抵
抗に差異が生じるため、各ブロックに供給されるクロッ
ク信号の特性にずれが生じてしまう可能性がある。この
問題はブロック内に存在する被供給セルの段階になると
、セル（負荷）の数や端子からの距離によってさらにず
れが拡大されることになる。例えば第５図（ａ）におい
て、クロック発生源から各ブロックのクロック端子に到
る経路にはその距離に差が生じており、特に４３の端子
には２２のブロック内を経由した信号が入力されてしま
うことになる。
べきフリップ７ロップなどのセル（被供給セル）の数も
増加し、各ブロック中に供給されるクロック信号も互い
に同期がとれていなければ７ならないため、その接続方
法が重要な問題となってくる。具体的な方法としては、
第５図（ａ）の如く各ブロック（２１，２２，２３）の
辺上にクロック配線接続用の端子（４１，４２，４３）
を設定し、この端子を経由してブロック内へのクロック
信号の供給及びクロック発生源（３）と各ブロックの接
続を行う方法が考えられる・ しかし、この方法ではクロック発生源から各ブロック端
子までの経路が−通りであり、しかもその間の距離や抵
抗に差異が生じるため、各ブロックに供給されるクロッ
ク信号の特性にずれが生じてしまう可能性がある。この
問題はブロック内に存在する被供給セルの段階になると
、セル（負荷）の数や端子からの距離によってさらにず
れが拡大されることになる。例えば第５図（ａ）におい
て、クロック発生源から各ブロックのクロック端子に到
る経路にはその距離に差が生じており、特に４３の端子
には２２のブロック内を経由した信号が入力されてしま
うことになる。
また第５図（ｂ）に示したようにクロック発生源とクロ
ック端子の位置関係が最適化されていないとその影響は
大きくなるため、配線方法の最適化が重要な問題となっ
ていた。
ック端子の位置関係が最適化されていないとその影響は
大きくなるため、配線方法の最適化が重要な問題となっ
ていた。
（発明が解決しようとする課題）
以上の様に、階層的レイアウト手法によって設計された
回路において、従来のクロック配線方法ではクロック発
生源から各ブロックのクロック端子までの配線経路及び
各ブロック内での負荷状態の違いによりクロック信号の
特性にずれが生じるという問題点があった。そこで本発
明はこの様な問題点を解決した半導体集積回路装置のク
ロック配線方法を提供することを目的とする。
回路において、従来のクロック配線方法ではクロック発
生源から各ブロックのクロック端子までの配線経路及び
各ブロック内での負荷状態の違いによりクロック信号の
特性にずれが生じるという問題点があった。そこで本発
明はこの様な問題点を解決した半導体集積回路装置のク
ロック配線方法を提供することを目的とする。
（課題を解決するための手段）
本発明は階層的レイアウト手法を用いて設計された半導
体集積回路装置において、個別に配置配線を行う単位で
あるブロック（セルから成るブロック及びマクロブロッ
ク）のそれぞれの周囲を取囲む様に１本または必要なり
ロック信号の数番ζ応じた本数のクロックラインを敷設
し、クロック発生源からブロック内のセルへのクロック
信号の供給をこのクロックラインを介して行うことによ
り、配線によるブロック間及びブロック内でのクロック
信号のずれを低減する。
体集積回路装置において、個別に配置配線を行う単位で
あるブロック（セルから成るブロック及びマクロブロッ
ク）のそれぞれの周囲を取囲む様に１本または必要なり
ロック信号の数番ζ応じた本数のクロックラインを敷設
し、クロック発生源からブロック内のセルへのクロック
信号の供給をこのクロックラインを介して行うことによ
り、配線によるブロック間及びブロック内でのクロック
信号のずれを低減する。
（作用）
本発明によれば、階層的レイアウト手法を用いて設計さ
れた半導体集積回路装置において各ブロックに供給され
るクロック信号の経路を多様化し、その配線距離を短縮
することにより、ブロック内のクロック信号の負荷状態
を考慮せずにクロック信号のずれを低減することが可能
となる。また、クロックラインは各ブロックの外側を周
回する形で敷設されているので、必要な配線はこのライ
ン上のどこかに接続するだけでよく、配線手法が簡略化
される。
れた半導体集積回路装置において各ブロックに供給され
るクロック信号の経路を多様化し、その配線距離を短縮
することにより、ブロック内のクロック信号の負荷状態
を考慮せずにクロック信号のずれを低減することが可能
となる。また、クロックラインは各ブロックの外側を周
回する形で敷設されているので、必要な配線はこのライ
ン上のどこかに接続するだけでよく、配線手法が簡略化
される。
（実施例）
以下に本発明の詳細な説明する。第１図、第２図、第３
図、第４図は、本発明を適用したクロック配線手法によ
るレイアウト結果の例である。
図、第４図は、本発明を適用したクロック配線手法によ
るレイアウト結果の例である。
チップは例えば３個のブロック（２１，２２，２３）に
分割されるものとする。
分割されるものとする。
第１図ではクロックライン（５１）がブロック周囲のチ
ャネルに必ず１本存在するように敷設されており、クロ
ック発生源（３）からのクロック信号取込み（５３）及
びブロック内部への供給（５２）は近接するクロックラ
インへ接続することで実現されている。また、クロック
信号が多相である場合には、第２図に示されたようにブ
ロック周囲に必要な本数だけ敷設されたクロックライン
をそれぞれを別のクロック発生源に接続し、ブロック内
へは各々のクロックラインから取込むことが可能である
。
ャネルに必ず１本存在するように敷設されており、クロ
ック発生源（３）からのクロック信号取込み（５３）及
びブロック内部への供給（５２）は近接するクロックラ
インへ接続することで実現されている。また、クロック
信号が多相である場合には、第２図に示されたようにブ
ロック周囲に必要な本数だけ敷設されたクロックライン
をそれぞれを別のクロック発生源に接続し、ブロック内
へは各々のクロックラインから取込むことが可能である
。
第３図は第１図と同様のクロックラインが敷設されてい
るが、互いに同期のとれたクロック発生源が２か所に配
置され、１相のクロック信号を２個の発生源で供給する
ことでクロック信号の特性を良好にするための実施例で
ある。
るが、互いに同期のとれたクロック発生源が２か所に配
置され、１相のクロック信号を２個の発生源で供給する
ことでクロック信号の特性を良好にするための実施例で
ある。
第４図は各ブロック毎にブロック外周に最も接近した位
置にクロックラインを敷設し、各ブロック間を対面する
辺の長さに応じた本数の直線（５４）で接続した例であ
る。この例ではクロックラインを各ブロック外周のすぐ
外側に敷設することにより、他のブロック間配線を行う
際にはブロック内と接続されるクロック配線の位置を考
慮する必要がなく、配線処理を容易化することができる
。
置にクロックラインを敷設し、各ブロック間を対面する
辺の長さに応じた本数の直線（５４）で接続した例であ
る。この例ではクロックラインを各ブロック外周のすぐ
外側に敷設することにより、他のブロック間配線を行う
際にはブロック内と接続されるクロック配線の位置を考
慮する必要がなく、配線処理を容易化することができる
。
以上述べたように本発明によれば、階層的レイアウトに
おいて全てのブロックの周囲に沿ってクロックラインを
敷設することにより、クロック配線方法を簡略化した上
でブロック間及び各ブロック内でのクロック信号の特性
のずれを低減することができる。
おいて全てのブロックの周囲に沿ってクロックラインを
敷設することにより、クロック配線方法を簡略化した上
でブロック間及び各ブロック内でのクロック信号の特性
のずれを低減することができる。
第１図乃至第４図は本発明のクロック配線手法による階
層的レイアウト結果の平面図、第５図は従来の方法によ
る階層的レイアウト結果の平面図である。 １・・・チップ。 ２、２１．２２．２３・・・ブロック。 ３・・・クロック発生源。 ４、４１．４２．４３・・・クロック端子。 ５・・・クロック配線。 ５１・・・ブロックを取囲むクロックライン。 ５２・・・ブロック内に信号を取込むためのクロック配
線。 ５３・・・クロック発生源からのクロック配線。 ５４・・・ブロック間接続用クロック配線。 代理人 弁理士 則 近 憲 佑 同 松山光速 第 １７ 第２田 ２＋ ／ 第５０ 第５関
層的レイアウト結果の平面図、第５図は従来の方法によ
る階層的レイアウト結果の平面図である。 １・・・チップ。 ２、２１．２２．２３・・・ブロック。 ３・・・クロック発生源。 ４、４１．４２．４３・・・クロック端子。 ５・・・クロック配線。 ５１・・・ブロックを取囲むクロックライン。 ５２・・・ブロック内に信号を取込むためのクロック配
線。 ５３・・・クロック発生源からのクロック配線。 ５４・・・ブロック間接続用クロック配線。 代理人 弁理士 則 近 憲 佑 同 松山光速 第 １７ 第２田 ２＋ ／ 第５０ 第５関
Claims (2)
- （１）半導体集積回路のレイアウト設計に際して回路の
構成要素を複数のブロックに分割し、予め設計されたマ
クロブロックを除く各ブロック内の配置配線処理を行っ
た後に各ブロック間の配線を行う階層的レイアウト手法
によって設計される半導体集積回路装置において、各ブ
ロック間の配線領域（チャネル）を使用して全てのブロ
ック周囲を取囲むようにクロックラインを敷設し、クロ
ック信号を供給するクロック発生源から各ブロック内の
クロック信号を供給されるべきセルへのクロック配線は
、それぞれのセルまたは発生源から近接する該クロック
ライン上の任意の点に接続することによって実現するこ
とを特徴とする半導体集積回路装置のクロック配線方法
。 - （２）複数のクロック発生源を備え、各発生源からのク
ロック配線をそれぞれ近接するブロックの周囲に敷設さ
れたクロックラインに接続し、それぞれのクロック発生
源を互いに同期をとって動作させることにより、同一の
クロック信号を複数のクロック発生源から供給すること
を特徴とする請求項１記載の半導体集積回路装置のクロ
ック配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015928A JPH01192132A (ja) | 1988-01-28 | 1988-01-28 | 半導体集積回路装置のクロック配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015928A JPH01192132A (ja) | 1988-01-28 | 1988-01-28 | 半導体集積回路装置のクロック配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192132A true JPH01192132A (ja) | 1989-08-02 |
Family
ID=11902435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63015928A Pending JPH01192132A (ja) | 1988-01-28 | 1988-01-28 | 半導体集積回路装置のクロック配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192132A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03156966A (ja) * | 1989-11-14 | 1991-07-04 | Mitsubishi Electric Corp | 集積回路 |
| JPH07168645A (ja) * | 1993-07-02 | 1995-07-04 | Tandem Comput Inc | チップ上クロックスキューの制御方法、及び、その装置 |
-
1988
- 1988-01-28 JP JP63015928A patent/JPH01192132A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03156966A (ja) * | 1989-11-14 | 1991-07-04 | Mitsubishi Electric Corp | 集積回路 |
| JPH07168645A (ja) * | 1993-07-02 | 1995-07-04 | Tandem Comput Inc | チップ上クロックスキューの制御方法、及び、その装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR19980063534A (ko) | Ｌｓｉ 논리 회로의 배선 레이아웃 방법 | |
| US6510549B1 (en) | Method of designing a semiconductor integrated circuit device in a short time | |
| US7326595B2 (en) | Semiconductor integrated circuit and method of redesigning same | |
| JPH01192132A (ja) | 半導体集積回路装置のクロック配線方法 | |
| US8645892B1 (en) | Configurable circuit and mesh structure for integrated circuit | |
| KR20040070089A (ko) | 반도체 집적회로 장치의 클록 지연 조정방법 및 이에 의해형성된 반도체 집적회로 장치 | |
| US4972324A (en) | Semiconductor integrated circuit with an improved macro cell pattern | |
| US6642556B2 (en) | Modular macro cell layout method | |
| JPH05233092A (ja) | クロック信号分配方法および分配回路 | |
| JPH05198674A (ja) | 半導体集積回路装置のクロック配線方法 | |
| JP2734180B2 (ja) | 集積回路の設計方法 | |
| US6259018B1 (en) | Conductor structure | |
| US6874051B2 (en) | System carrier for freely programmable blocks | |
| JPH03257949A (ja) | 遅延回路 | |
| JPH02155254A (ja) | 集積回路の設計方式 | |
| KR0135237B1 (ko) | 반도체 장치 | |
| US7596774B2 (en) | Hard macro with configurable side input/output terminals, for a subsystem | |
| JP2532103Y2 (ja) | 半導体集積回路装置 | |
| JPH03114257A (ja) | ゲートアレイ方式の半導体集積回路 | |
| EP0624903B1 (en) | A modular integrated circuit structure | |
| JPH07168735A (ja) | スキャンテスト方法およびクロックスキュー補正装置およびクロック配線方法 | |
| JPH03241762A (ja) | 集積回路の配線設計法 | |
| JPS63260150A (ja) | 集積回路の配置設計方法 | |
| JPS63152145A (ja) | 半導体集積回路装置 | |
| JPS62293641A (ja) | 集積回路装置 |