JPH07168695A

JPH07168695A - 速度変換回路

Info

Publication number: JPH07168695A
Application number: JP5313879A
Authority: JP
Inventors: Kenji Taniguchi; 賢次谷口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-12-15
Filing date: 1993-12-15
Publication date: 1995-07-04
Anticipated expiration: 2015-08-28
Also published as: JP3082545B2

Abstract

(57)【要約】【目的】速度変換を行うクロックの一方をマスタクロ
ックとし、他方をマスタクロックを分周して得られるス
レーブクロックとし、バーストシリアルデータの速度変
換をするのに、回路規模及び消費電力が小さく且つ低価
格の速度変換回路の提供を目的とする。【構成】マスタクロックを入力しスレーブクロックを
生成するマスタクロック分周カウンタ１と、バーストシ
リアルデータのバーストクロックを生成するバーストク
ロック生成回路２と、フレームパルスより遅れバースト
シリアルデータより進んだ位置にスレーブクロック幅の
パルスを出力するロード信号生成回路３と、バーストク
ロック生成回路２の出力をクロックとし、バーストシリ
アルデータを並列データに変換して出力するシフトレジ
スタ６と、スレーブクロックをクロックとし、ロード信
号生成回路３の出力をロード信号とし、シフトレジスタ
６の出力の並直列変換を行いシリアルデータを出力する
シフトレジスタ７と、シフトレジスタ７の出力の先頭位
置を示す信号を出力する同期信号生成回路４を備えた構
成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、伝送装置等に使用す
る、バースト的に現れるシリアルデータの速度を変換す
る速度変換回路の改良に関する。

【０００２】

【従来の技術】図１１は従来例の速度変換回路のブロッ
ク図、図１２は図１１の各部のタイムチャートである。

【０００３】図１１では、書込みと読出しを、異なる非
同期なクロックで実行出来るエラスティックストア・メ
モリ（以下ＥＳと称す）６０，６１を使用し、図１２の
ＣＬＫＡに示すバーストデータ入力側のクロック及び図
１２のＣＬＫＢに示すバーストデータ出力側のクロック
及び図１２の中継クロックに示す中継クロック発生回路
６２の出力の、ＣＬＫＡに示す該入力側のクロック及び
ＣＬＫＢに示す該出力側のクロックの整数分の１の周波
数のクロックを、タイミング生成回路６３に入力し、バ
ーストデータ入力の間、ＣＬＫＡに示すクロック（バー
ストクロック出力Ａ）をＥＳ６０の書込みクロックとし
て出力させ、又中継クロックに示すクロック（中継クロ
ック出力）を、ＥＳ６０の読出しクロック及びＥＳ６１
の書込みクロックとして出力させ、又バーストデータ出
力の間ＣＬＫＢに示すクロック（バーストクロック出力
Ｂ）をＥＳ６１の読出しクロックとして出力させる。

【０００４】そして図１２のＲＤＡに示すバーストデー
タを、タイミング生成回路６３の出力のバーストクロッ
ク出力ＡのクロックにてＥＳ６０に書き込ませると、タ
イミング生成回路６３の中継クロック出力のクロックに
て読み出され、図１２の中継クロックに乗せ変えたＲＤ
に示すデータを得、ＥＳ６１に、タイミング生成回路６
３の中継クロック出力のクロックにて書込み、タイミン
グ生成回路６３のバーストクロック出力Ｂのクロックに
て読み出され図１２のＲＤＢに示す速度変換されたシリ
アルデータを得る。

【０００５】この速度変換回路では任意の非同期なクロ
ックについてバーストデータの速度変換が可能である。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
速度変換回路では、内部にメモリを持つ回路規模の大き
く消費電力の大きいＥＳを６０，６１と２個使用する為
に、回路規模及び消費電力が大きく且つ高価になる問題
点がある。

【０００７】本発明は、速度変換を行うクロックの一方
をマスタクロックとし、他方を該マスタクロックを分周
して得られるスレーブクロックとした場合、該マスタク
ロック又は該スレーブクロックに同期してバースト的に
現れるシリアルデータを、該スレーブクロック又はマス
タクロックに同期したシリアルデータに変換する場合、
回路規模及び消費電力が小さく且つ低価格の速度変換回
路の提供を目的としている。

【０００８】

【課題を解決するための手段】図１は本発明の実施例の
マスタクロック側よりスレーブクロック側への速度変換
回路のブロック図、図３は本発明の実施例のスレーブク
ロック側よりマスタクロック側への速度変換回路のブロ
ック図、図５は本発明の実施例のマスタクロック側より
スレーブクロック側及びスレーブクロック側よりマスタ
クロック側への速度変換回路のブロック図である。

【０００９】各フレームに一定周期で、マスタクロック
に同期してバースト的に現れるシリアルデータを、該マ
スタクロックを分周して得られるスレーブクロックに同
期したシリアルデータに変換する速度変換回路の場合
は、図１に示す如く、該マスタクロックを入力し分周し
てスレーブクロックを生成出力するマスタクロック分周
カウンタ１と、該マスタクロックとフレームパルスを入
力し該バースト的に現れるシリアルデータのバーストク
ロックを生成出力するマスタクロック側バーストクロッ
ク生成回路２と、該マスタクロックと該フレームパルス
を入力し、位相的に該フレームパルスより遅れ該バース
ト的に現れるシリアルデータより進んだ位置に該スレー
ブクロック幅のパルスを出力するロード信号生成回路３
と、該マスタクロック側バーストクロック生成回路２の
出力をクロックとし、該バースト的に現れるシリアルデ
ータを並列データに変換して出力する第１のシフトレジ
スタ６と、該マスタクロック分周カウンタ１の出力をク
ロックとし、該ロード信号生成回路３の出力をロード信
号とし、該第１のシフトレジスタ６の出力をロードし並
直列変換を行いシリアルデータを出力する第２のシフト
レジスタ７と、該マスタクロック分周カウンタ１の出力
と、該ロード信号生成回路３の出力を入力とし、該第２
のシフトレジスタ７の出力の先頭位置を示す信号を出力
する同期信号生成回路４を備えた構成とする。

【００１０】又各フレームに一定周期で、マスタクロッ
クを分周したスレーブクロックに同期してバースト的に
現れるシリアルデータを、該マスタクロックに同期した
シリアルデータに変換する速度変換回路の場合は、図３
に示す如く、図１に示す、マスタクロック分周カウンタ
１と、ロード信号生成回路３と、同期信号生成回路４
と、該マスタクロック分周カウンタ１の出力と、該ロー
ド信号生成回路３の出力を入力し、該バースト的に現れ
るシリアルデータのバーストクロックを生成出力するス
レーブクロック側バーストクロック生成回路５と、該ス
レーブクロック側バーストクロック生成回路５の出力を
クロックとし該バースト的に現れるシリアルデータを並
列データに変換して出力する第３のシフトレジスタ８
と、該マスタクロックをクロックとし、フレームパルス
をロード信号とし、該第３のシフトレジスタ８の出力を
ロードし並直列変換を行いシリアルデータを出力する第
４のシフトレジスタ９とを備えた構成とする。

【００１１】又各フレームに一定周期で、マスタクロッ
クに同期してバースト的に現れるシリアルデータを、該
マスタクロックを分周して得られるスレーブクロックに
同期したシリアルデータに変換し、又各フレームに一定
周期で、マスタクロックを分周したスレーブクロックに
同期してバースト的に現れるシリアルデータを、該マス
タクロックに同期したシリアルデータに変換する速度変
換回路の場合は、図５に示す如く、図１に示す、マスタ
クロック分周カウンタ１と、マスタクロック側バースト
クロック生成回路２と、ロード信号生成回路３と、同期
信号生成回路４と、第１のシフトレジスタ６と、第２の
シフトレジスタ７と、図２に示す、スレーブクロック側
バーストクロック生成回路５と、第３のシフトレジスタ
８と、第４のシフトレジスタ９とを備えた構成とする。

【００１２】

【作用】図１の場合は、第１のシフトレジスタ６は、マ
スタクロック側バーストクロック生成回路２の出力のク
ロックに従い、入力するバースト的に現れるシリアルデ
ータの直並列変換を行い、クロックエッジの無い期間は
並列データを保持する。

【００１３】第２のシフトレジスタ７は、ロード信号生
成回路３よりの、次のバーストデータが現れる前に出力
するスレーブクロック幅のパルスにて、スレーブクロッ
クに同期して並列データを第１のシフトレジスタ６から
ロードし、ロード後に続くスレーブクロックに従い並直
列変換を行い出力する。

【００１４】尚第２のシフトレジスタ７の出力のシリア
ルデータの先頭を示すパルスを同期信号生成回路４より
出力する。図３の場合は、第３のシフトレジスタ８は、
スレーブクロック側バーストクロック生成回路５の出力
クロックに従い、同期信号生成回路４より出力するデー
タの先頭を示すパルスに従い入力するバースト的に現れ
るシリアルデータの直並列変換を行い、クロックエッジ
の無い期間は並列データを保持する。

【００１５】第４のシフトレジスタ９は、ロード信号生
成回路３よりの、次のバーストデータが現れる前に出力
するスレーブクロック幅のパルスにて、マスタクロック
に同期して並列データを第３のシフトレジスタ８からロ
ードし、ロード後に続くマスタクロックに従い並直列変
換を行い出力する。

【００１６】図５の場合は、図１，図３の回路の内共通
なものは１個にして、図１，図３の回路を併合したもの
で、作用は図１，図３の場合で説明したと同じである。
図１，図３，図５の内図５の場合が回路規模の大きい
が、マスタクロック分周カウンタ１，マスタクロック側
バーストクロック生成回路２，ロード信号生成回路３，
同期信号生成回路４，スレーブクロック側バーストクロ
ック生成回路５，シフトレジスタ６〜９，にて構成さ
れ、従来のＥＳ２個を使用した場合よりも回路規模及び
消費電力は小さく又価格も安くなる。

【００１７】

【実施例】図１は本発明の実施例のマスタクロック側よ
りスレーブクロック側への速度変換回路のブロック図、
図２は図１の各部のタイムチャート、図３は本発明の実
施例のスレーブクロック側よりマスタクロック側への速
度変換回路のブロック図、図４は図３の各部のタイムチ
ャート、図５は本発明の実施例のマスタクロック側より
スレーブクロック側及びスレーブクロック側よりマスタ
クロック側への速度変換回路のブロック図、図６は本発
明の実施例のマスタクロック分周カウンタのブロック
図、図７は本発明の実施例のマスタクロック側バースト
クロック生成回路のブロック図、図８は本発明の実施例
のロード信号生成回路のブロック図、図９は本発明の実
施例の同期信号生成回路のブロック図、図１０は本発明
の実施例スレーブクロック側バーストクロック生成回路
のブロック図である。

【００１８】先ず、図１，図３，図５のマスタクロック
分周カウンタ１，マスタクロック側バーストクロック生
成回路２，ロード信号生成回路３，同期信号生成回路
４，スレーブクロック側バーストクロック生成回路５の
実施例につき図６〜図１０を用いて説明する。

【００１９】マスタクロック分周カウンタ１は図６に示
す如く、カウンタで構成され、例えば、マスタクロック
が１．０２４ＭＨｚであり、スレーブクロックが２５６
ＫＨｚの時は、スレーブクロックはマスタクロックの４
分周にて生成されるのでカウンタは２ビットカウンタと
なる。

【００２０】マスタクロック側バーストクロック生成回
路２は、図７に示す如く、マスタクロックを反転するイ
ンバータ２１と、反転したクロックで動作し、フレーム
パルスの位置で初期値をロードするカウンタ２２と、カ
ウンタ２２の出力をデコードしてバーストデータの現れ
る期間だけ“１”を出力するマスタクロックのマスク信
号を生成するマスク信号デコード回路２３と、該マスク
信号が１フレームに一定周期で一度だけのパルスになる
ように、カウンタ２２を停止させるためのイネーブル信
号を生成するカウンタ・イネーブル信号デコード回路２
４と、マスク信号デコード回路２３の出力でマスタクロ
ックをマスクするためのクロックマスク回路２５で構成
される。例えば図２に示す如く、マスタクロック側のバ
ーストデータＲＤが、１フレーム当たり８ビットであ
り、フレームパルスＦＰより１６クロック遅れて現れる
とすると、これ等をカウントするカウンタ２２は５ビッ
トのカウンタとなり、フレームパルスの位置でロードさ
れる初期値は“０００００”にする。

【００２１】カウンタ・イネーブル信号デコード回路２
４は、カウンタ２２の全ビットが“１”になった時に出
力が“０”になるように、５入力ＮＡＮＤゲートで構成
され、出力はカウンタ２２のイネーブル入力に接続され
る。

【００２２】マスク信号デコード回路２３は、カウンタ
２２の５ビット目のＱ４の出力と、４ビット目のＱ３の
出力の反転信号の論理積をとる回路となる。クロックマ
スク回路２５は、シフトレジスタのタイミングマージン
を確保するために、マスク信号とマスタクロックのＮＡ
ＮＤをとったものを、バーストクロックとして出力す
る。

【００２３】ロード信号生成回路３は図８に示す如く、
マスタクロックで動作し、フレームパルスの位置で初期
値をロードするカウンタ３１と、カウンタ３１で生成し
ロード信号となる出力が、１フレームに一定周期で一度
だけのパルスとなるように、カウンタ３１を停止させる
ためのイネーブル信号を生成するデコード回路３２から
なる。例えば、図２に示す如く、ロード信号をフレーム
パルスＦＰからマスタクロックで３クロック離れた位置
から４クロック分“０”となるようにすると、カウンタ
３１は４ビットカウンタとなり、フレームパルスの位置
でロードする初期値は“０１０１”である。

【００２４】デコード回路３２は、カウンタ３１の全ビ
ットが“１”となった時に出力が“０”となるように、
４入力ＮＡＮＤゲートで構成さ、その出力はカウンタ３
１のイネーブル入力に接続される。ロード信号として
は、カウンタ３１の３ビット目のＱ３の出力を使用す
る。

【００２５】スレーブクロックに同期したシリアルデー
タの先頭位置を示す同期信号を生成する同期信号生成回
路４は図９に示す如く、ロード信号生成回路３からの出
力をＤフリップフロップ４１でスレーブクロックにて整
形するもので、Ｄフリップフロップ４１のクロック入力
はスレーブクロックとし、データ入力はロード信号とす
る。ロード信号は“０”アクチブ信号なので、Ｄフリッ
プフロップ４１の反転出力を同期信号として出力する。

【００２６】スレーブクロック側バーストクロック生成
回路５は、図１０に示す如く、スレーブクロックを反転
するインバータ５１と、反転したクロックで動作し、ロ
ード信号の位置で初期値をロードするカウンタ５２と、
カウンタ５２の出力をデコードしてバーストデータの現
れる期間だけ“１”を出力するスレーブクロックのマス
ク信号を生成するマスク信号デコード回路５３と、該マ
スク信号が、１フレームに一定周期で一度だけのパルス
となるように、カウンタ５２を停止させるためのイネー
ブル信号を生成するカウンタ・イネーブル信号デコード
回路５４と、マスク信号デコード回路５３の出力でスレ
ーブクロックをマスクするためのクロックマスク回路５
５で構成される。

【００２７】例えば、図４に示す如く、スレーブクロッ
ク側のバーストデータＳＳＤが、１フレームあたり８ビ
ットであり，同期信号の位置から現れると、カウンタ５
２は４ビットカウンタとなり、ロード信号の位置でロー
ドされる初期値は“１０００”にする。この場合、カウ
ンタイネーブル信号は、カウンタ５２の４ビット目のＱ
３の出力をその儘カウンタ５２のイネーブル入力に接続
すればよいので、カウンタ・イネーブル信号デコード回
路５４は省略出来る。又マスク信号もカウンタ５２の４
ビット目のＱ３の出力を使用すればよいので、マスク信
号デコード回路５３も省略出来る。クロックマスク回路
５５は、シフトレジスタのタイミングマージンを確保す
るために、マスク信号とスレーブクロックのＮＡＮＤを
とったものを、バーストクロックとして出力する。

【００２８】次に、マスタクロック側よりスレーブクロ
ック側への速度変換回路につき図１，図２を用いて説明
する。尚図２では、マスタクロック側のバーストデータ
ＲＤは、１フレーム当たり８ビットで、フレームパルス
ＦＰより１６クロック遅れて現れるものとし、ロード信
号ＲＬＯＡＤをフレームパルスＦＰからマスタクロック
で３クロック離れた位置から４クロック分“０”となる
ようにしたものを示している。

【００２９】図２ＭＣＬＫに示すマスタクロックは、マ
スタクロック分周カウンタ１，ロード信号生成回路３，
マスタクロック側バーストクロック生成回路２に入力
し、マスタクロック分周カウンタ１では図２のＳＣＬＫ
に示すスレーブクロックを生成し、同期信号生成回路４
及び並直列変換用のシフトレジスタ７に入力する。

【００３０】図２のＦＰで示すフレームパルスは、ロー
ド信号生成回路３及びマスタクロック側バーストクロッ
ク生成回路２に入力し、ロード信号生成回路３では図２
のＲＬＯＡＤに示す如く、図２のＦＰで示すフレームパ
ルスより遅れ、図２のＲＤで示すマスタクロック側のバ
ーストシリアルデータより進んだ位置で、スレーブクロ
ック幅のパルスを出力し、並直列変換用のシフトレジス
タ７のロード信号として入力し、又同期信号生成回路４
に入力する。

【００３１】マスタクロック側バーストクロック生成回
路２は図２のＲＤＣＬＫに示す如き、マスタクロック側
のバーストシリアルデータＲＤに対応する例えば８ビッ
ト分のクロックを出力し、直並列変換用シフトレジスタ
６にクロックとして入力する。

【００３２】すると、図２のＲＤに示す如き、マスタク
ロック側バーストシリアルデータが直並列変換用シフト
レジスタ６に入力すると、図２のＲＬＯＡＤに示すロー
ド信号により、並列信号がシフトレジスタ６より並直列
変換用のシフトレジスタ７にロードされ、シフトレジス
タ７では続くスレーブクロックに従い並直列変換を行
い、図２ＳＲＤに示す如きスレーブクロックに同期した
シリアルデータを出力する。

【００３３】尚同期信号生成回路４よりは、図２ＳＳＹ
ＮＣに示す如きシフトレジスタ７の出力のシリアルデー
タの先頭位置を示すパルスを出力する。次にスレーブク
ロック側よりマスタクロック側への速度変換回路につき
図３，図４を用いて説明する。尚図４は、スレーブクロ
ック側のバーストデータＳＳＤは、１フレームあたり８
ビットで、同期信号生成回路４の出力のＳＳＹＣＮで示
す同期信号の位置から現れ、並直列変換用のシフトレジ
スタ９のロード信号はフレームパルスである場合を示し
ている。

【００３４】図３ＭＣＬＫで示すマスタクロックは、マ
スタクロック分周カウンタ１及びロード信号生成回路３
に入力し、マスタクロック分周カウンタ１では図４のＳ
ＣＬＫで示すスレーブクロックを生成し、同期信号生成
回路４及びスレーブクロック側バーストクロック生成回
路５に入力する。

【００３５】図４のＦＰで示すフレームパルスは、ロー
ド信号生成回路３及び並直列変換用のシフトレジスタ９
のロード信号として入力し、ロード信号生成回路３では
図４のＲＬＯＡＤに示す如く、図４のＦＰで示すフレー
ムパルスより遅れ図４のＳＳＤに示すスレーブクロック
側のバーストシリアルデータより進んだ位置でスレーブ
クロック幅のパルスを出力し、同期信号生成回路４及び
スレーブクロック側バーストクロック生成回路５に入力
する。

【００３６】スレーブクロック側バーストクロック生成
回路５では、図４のＳＢＣＬＫに示す如き、スレーブク
ロック側のバーストシリアルデータＳＳＤに対応する例
えば８ビットのクロックを出力し、直並列変換用のシフ
トレジスタ８のクロックとして入力する。

【００３７】すると図４のＳＳＤに示す如きスレーブク
ロック側のバーストシリアルデータが、直並列変換用の
シフトレジスタ８に入力すると、図４のＦＰで示すフレ
ームパルスにより並列信号がシフトレジスタ８より並直
列変換用のシフトレジスタ９にロードされ、シフトレジ
スタ９では、続くマスタクロックに従い並直列変換を行
い、図４ＲＤに示す如きマスタクロックに同期したシリ
アルデータを出力する。

【００３８】尚同期信号生成回路４よりは図４ＳＳＹＮ
Ｃに示す如きシフトレジスタ８に入力するシリアルデー
タの先頭位置を示すパルスを出力し、図４ＳＳＤに示す
シリアルデータをシフトレジスタ８に入力するようにし
ている。

【００３９】図５はマスタクロック側よりスレーブクロ
ック側及びスレーブクロック側よりマスタクロック側へ
の速度変換が出来る速度変換回路であり、図１，図３の
回路の内共通なものは１個にして、図１，図３の回路を
併合したもので、動作は図１，図３の場合で説明したと
同じである。

【００４０】

【発明の効果】以上詳細に説明せる如く本発明によれ
ば、図１，図３，図５の内図５の場合が回路規模の大き
いが、マスタクロック分周カウンタ１，マスタクロック
側バーストクロック生成回路２，ロード信号生成回路
３，同期信号生成回路４，スレーブクロック側バースト
クロック生成回路５，シフトレジスタ６〜９，にて構成
され、従来のＥＳ２個を使用した場合よりも回路規模及
び消費電力は小さく又価格も安くなる効果がある。

【図面の簡単な説明】

【図１】は本発明の実施例のマスタクロック側よりスレ
ーブクロック側への速度変換回路のブロック図、

【図２】は図１の各部のタイムチャート、

【図３】は本発明の実施例のスレーブクロック側よりマ
スタクロック側への速度変換回路のブロック図、

【図４】は図３の各部のタイムチャート、

【図５】は本発明の実施例のマスタクロック側よりスレ
ーブクロック側及びスレーブクロック側よりマスタクロ
ック側への速度変換回路のブロック図、

【図６】は本発明の実施例のマスタクロック分周カウン
タのブロック図、

【図７】は本発明の実施例のマスタクロック側バースト
クロック生成回路のブロック図、

【図８】は本発明の実施例のロード信号生成回路のブロ
ック図、

【図９】は本発明の実施例の同期信号生成回路のブロッ
ク図、

【図１０】は本発明の実施例スレーブクロック側バース
トクロック生成回路のブロック図、

【図１１】は従来例の速度変換回路のブロック図、

【図１２】は図１１の各部のタイムチャートを示す。

【符号の説明】

１はマスタクロック分周カウンタ、２はマスタクロック側バーストクロック生成回路、３はロード信号生成回路、４は同期信号生成回路、５はスレーブクロック側バーストクロック生成回路、６〜９はシフトレジスタ、２１，５１はインバータ、２２，３１，５２はカウンタ、２３，２４，３２，５３，５４はデコード回路、２５，５５はマスク回路、６０，６１はエラスティックストア・メモリ、６２は中継クロック発生回路、６３はタイミング生成回路を示す。

Claims

【特許請求の範囲】

【請求項１】各フレームに一定周期で、マスタクロッ
クに同期してバースト的に現れるシリアルデータを、該
マスタクロックを分周して得られるスレーブクロックに
同期したシリアルデータに変換する速度変換回路におい
て、該マスタクロックを入力し分周してスレーブクロッ
クを生成出力するマスタクロック分周カウンタ（１）
と、該マスタクロックとフレームパルスを入力し該バー
スト的に現れるシリアルデータのバーストクロックを生
成出力するマスタクロック側バーストクロック生成回路
（２）と、該マスタクロックと該フレームパルスを入力
し、位相的に該フレームパルスより遅れ該バースト的に
現れるシリアルデータより進んだ位置に該スレーブクロ
ック幅のパルスを出力するロード信号生成回路（３）
と、該マスタクロック側バーストクロック生成回路
（２）の出力をクロックとし、該バースト的に現れるシ
リアルデータを並列データに変換して出力する第１のシ
フトレジスタ（６）と、該マスタクロック分周カウンタ
（１）の出力をクロックとし、該ロード信号生成回路
（３）の出力をロード信号とし、該第１のシフトレジス
タ（６）の出力をロードし並直列変換を行いシリアルデ
ータを出力する第２のシフトレジスタ（７）と、該マス
タクロック分周カウンタ（１）の出力と、該ロード信号
生成回路（３）の出力を入力とし、該第２のシフトレジ
スタ（７）の出力の先頭位置を示す信号を出力する同期
信号生成回路（４）を備えたことを特徴とする速度変換
回路。
【請求項２】各フレームに一定周期で、マスタクロッ
クを分周したスレーブクロックに同期してバースト的に
現れるシリアルデータを、該マスタクロックに同期した
シリアルデータに変換する速度変換回路において、請求
項１記載の、マスタクロック分周カウンタ（１）と、ロ
ード信号生成回路（３）と、同期信号生成回路（４）
と、該マスタクロック分周カウンタ（１）の出力と、該
ロード信号生成回路（３）の出力を入力し、該バースト
的に現れるシリアルデータのバーストクロックを生成出
力するスレーブクロック側バーストクロック生成回路
（５）と、該スレーブクロック側バーストクロック生成
回路（５）の出力をクロックとし該バースト的に現れる
シリアルデータを並列データに変換して出力する第３の
シフトレジスタ（８）と、該マスタクロックをクロック
とし、フレームパルスをロード信号とし、該第３のシフ
トレジスタ（８）の出力をロードし並直列変換を行いシ
リアルデータを出力する第４のシフトレジスタ（９）と
を備えたことを特徴とする速度変換回路。
【請求項３】各フレームに一定周期で、マスタクロッ
クに同期してバースト的に現れるシリアルデータを、該
マスタクロックを分周して得られるスレーブクロックに
同期したシリアルデータに変換し、又各フレームに一定
周期で、マスタクロックを分周したスレーブクロックに
同期してバースト的に現れるシリアルデータを、該マス
タクロックに同期したシリアルデータに変換する速度変
換回路において、請求項１記載の、マスタクロック分周
カウンタ（１）と、マスタクロック側バーストクロック
生成回路（２）と、ロード信号生成回路（３）と、同期
信号生成回路（４）と、第１のシフトレジスタ（６）
と、第２のシフトレジスタ（７）と、請求項２記載の、
スレーブクロック側バーストクロック生成回路（５）
と、第３のシフトレジスタ（８）と、第４のシフトレジ
スタ（９）とを備えたことを特徴とする速度変換回路。