JPH07175665A - 入出力割込制御回路 - Google Patents
入出力割込制御回路Info
- Publication number
- JPH07175665A JPH07175665A JP31715793A JP31715793A JPH07175665A JP H07175665 A JPH07175665 A JP H07175665A JP 31715793 A JP31715793 A JP 31715793A JP 31715793 A JP31715793 A JP 31715793A JP H07175665 A JPH07175665 A JP H07175665A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- input
- output
- vector
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】マルチプロセッサシステムにおける入出力制御
装置の入出力割込制御回路に関し、割込ベクタの値をテ
ーブルにより変換することにより割り込み先プロセッサ
を柔軟に選択できる入出力割込制御回路、または、入出
力の起動と終結とを関連させる入出力割り込み制御回路
を実現することを目的とする。 【構成】入出力制御装置２の入出力割込制御回路におい
て、各プロセッサ1iから書き込むことのできる割込ベク
タ変換テーブルＴを設け、入出力割込が発生したとき、
割り込み元を示す割込ベクタをベクタ読込回路42によっ
て読み込み、割込ベクタ変換テーブルＴによって変換
し、割込発生回路41はその値によって、割り込み先のプ
ロセッサを選択するように構成する。
装置の入出力割込制御回路に関し、割込ベクタの値をテ
ーブルにより変換することにより割り込み先プロセッサ
を柔軟に選択できる入出力割込制御回路、または、入出
力の起動と終結とを関連させる入出力割り込み制御回路
を実現することを目的とする。 【構成】入出力制御装置２の入出力割込制御回路におい
て、各プロセッサ1iから書き込むことのできる割込ベク
タ変換テーブルＴを設け、入出力割込が発生したとき、
割り込み元を示す割込ベクタをベクタ読込回路42によっ
て読み込み、割込ベクタ変換テーブルＴによって変換
し、割込発生回路41はその値によって、割り込み先のプ
ロセッサを選択するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおけるチャネル制御装置の入出力割込制御回路に
関する。マルチプロセッサシステムでは、入出力割込を
複数のプロセッサのどれに伝えるかが問題になる。でき
るだけ効率のよい割込処理にすることが要求されてい
る。
テムにおけるチャネル制御装置の入出力割込制御回路に
関する。マルチプロセッサシステムでは、入出力割込を
複数のプロセッサのどれに伝えるかが問題になる。でき
るだけ効率のよい割込処理にすることが要求されてい
る。
【０００２】
【従来の技術】図３は従来システムの構成概念図であ
る。複数のプロセッサ11〜1nと、入出力装置を制御する
複数の入出力制御装置（あるいはアダプタ、コントロー
ラ等）31〜3mと、チャネル制御装置２よりなるマルチプ
ロセッサシステムである。プロセッサ1iが入出力コマン
ドを発行すると、チャネル制御装置２はそれを指定され
た入出力装置を制御する入出力制御装置3jに伝える。入
出力制御装置3jと入出力装置とが指示された処理を終わ
ると入出力割込によってプロセッサへ終了を伝える。チ
ャネル制御装置２の入出力割込制御回路４は、ベクタ読
込回路42によって割り込みを起こした入出力装置を区別
する情報、すなわち入出力制御装置3jが設定した番号等
（これを割込ベクタｖという）を読み込み、割込発生回
路41によって適当なプロセッサへ割り込みを起こす。
る。複数のプロセッサ11〜1nと、入出力装置を制御する
複数の入出力制御装置（あるいはアダプタ、コントロー
ラ等）31〜3mと、チャネル制御装置２よりなるマルチプ
ロセッサシステムである。プロセッサ1iが入出力コマン
ドを発行すると、チャネル制御装置２はそれを指定され
た入出力装置を制御する入出力制御装置3jに伝える。入
出力制御装置3jと入出力装置とが指示された処理を終わ
ると入出力割込によってプロセッサへ終了を伝える。チ
ャネル制御装置２の入出力割込制御回路４は、ベクタ読
込回路42によって割り込みを起こした入出力装置を区別
する情報、すなわち入出力制御装置3jが設定した番号等
（これを割込ベクタｖという）を読み込み、割込発生回
路41によって適当なプロセッサへ割り込みを起こす。
【０００３】従来の入出力割込の方式には次のようなも
のがあった。入出力割込が発生すると、すべてのプロ
セッサに対して割り込み、各プロセッサが割込要因を解
析して自分に関係のある割込かどうかを判断する。入
出力割込を受け付けるプロセッサを１つに限定する。
読み込んだ割込ベクタを割り込み先のプロセッサを指定
するものとして使用する。
のがあった。入出力割込が発生すると、すべてのプロ
セッサに対して割り込み、各プロセッサが割込要因を解
析して自分に関係のある割込かどうかを判断する。入
出力割込を受け付けるプロセッサを１つに限定する。
読み込んだ割込ベクタを割り込み先のプロセッサを指定
するものとして使用する。
【０００４】
【発明が解決しようとする課題】の方式は割り込む必
要のないプロセッサにまで割り込むので、システムの処
理能力が低下する。の方式はシステムの柔軟性がな
い。割込処理プロセッサがシステムのネックとなってシ
ステムの処理能力が低下する。
要のないプロセッサにまで割り込むので、システムの処
理能力が低下する。の方式はシステムの柔軟性がな
い。割込処理プロセッサがシステムのネックとなってシ
ステムの処理能力が低下する。
【０００５】の方式では割り込み元（入出力装置−入
出力制御装置）ごとに割込先のプロセッサが異なり、割
込処理が分散されるので、前２者の欠点はないが、一般
に割込ベクタは、固定または半固定であり、柔軟性に欠
けるという問題がある。つまり、入出力割込の発生元は
チャネル制御装置２のバスに接続された入出力制御用の
入出力制御装置31〜3mであり、割込ベクタ（ベクタ番
号）ｖは、入出力制御装置が挿入されたバスのスロット
番号により決まるとか、入出力制御装置に設置された半
固定スイッチにより決まるのが普通であるからである。
出力制御装置）ごとに割込先のプロセッサが異なり、割
込処理が分散されるので、前２者の欠点はないが、一般
に割込ベクタは、固定または半固定であり、柔軟性に欠
けるという問題がある。つまり、入出力割込の発生元は
チャネル制御装置２のバスに接続された入出力制御用の
入出力制御装置31〜3mであり、割込ベクタ（ベクタ番
号）ｖは、入出力制御装置が挿入されたバスのスロット
番号により決まるとか、入出力制御装置に設置された半
固定スイッチにより決まるのが普通であるからである。
【０００６】本発明は、割込ベクタの値を変換すること
により割り込み先プロセッサを柔軟に選択できる入出力
割込制御回路、または、入出力の起動と終結とを関連さ
せる入出力割り込み制御回路を実現することを目的とし
ている。
により割り込み先プロセッサを柔軟に選択できる入出力
割込制御回路、または、入出力の起動と終結とを関連さ
せる入出力割り込み制御回路を実現することを目的とし
ている。
【０００７】
【課題を解決するための手段】図１は本発明の実施例の
構成図である。図に示すシステムはマルチプロセッサシ
ステムであって、複数のプロセッサ11〜1nと、入出力装
置を制御する複数の入出力制御装置3jと、それらを制御
するチャネル制御装置２よりなる。
構成図である。図に示すシステムはマルチプロセッサシ
ステムであって、複数のプロセッサ11〜1nと、入出力装
置を制御する複数の入出力制御装置3jと、それらを制御
するチャネル制御装置２よりなる。
【０００８】チャネル制御装置２の入出力割込制御回路
４において、各プロセッサ1iから書き込むことのできる
割込ベクタ変換テーブルＴを設ける。入出力割込が発生
したとき、割り込み元を示す割込ベクタｖをベクタ読込
回路42によって読み込み、割込ベクタ変換テーブルＴに
よって変換し、割込発生回路41はその値によって、割り
込み先のプロセッサを選択する。各プロセッサ1iは、割
込ベクタ変換テーブルＴに割り込み先として任意の値を
書き込んでおくことができる。
４において、各プロセッサ1iから書き込むことのできる
割込ベクタ変換テーブルＴを設ける。入出力割込が発生
したとき、割り込み元を示す割込ベクタｖをベクタ読込
回路42によって読み込み、割込ベクタ変換テーブルＴに
よって変換し、割込発生回路41はその値によって、割り
込み先のプロセッサを選択する。各プロセッサ1iは、割
込ベクタ変換テーブルＴに割り込み先として任意の値を
書き込んでおくことができる。
【０００９】第２の発明は、プロセッサ1iが入出力動作
の起動コマンドを入出力装置に対して発行したことを受
けてチャネル制御装置２が入出力制御装置3jを起動する
ときに、割込ベクタ変換テーブルＴの入出力制御装置3j
のベクタ番号ｖに対応するエントリに、そのプロセッサ
1iが割り込み先として選択される値を書込回路43が書き
込むように構成する。
の起動コマンドを入出力装置に対して発行したことを受
けてチャネル制御装置２が入出力制御装置3jを起動する
ときに、割込ベクタ変換テーブルＴの入出力制御装置3j
のベクタ番号ｖに対応するエントリに、そのプロセッサ
1iが割り込み先として選択される値を書込回路43が書き
込むように構成する。
【００１０】
【作用】ＯＳは入出力コマンドを発行する前に割込ベク
タ変換テーブルＴの内容を書き込むことにより、割り込
み先のプロセッサを自由に設定できる。第２の発明で
は、割込ベクタ変換テーブルＴの内容は、入出力コマン
ドを発行した時点にコマンドを発行したプロセッサを割
り込み先に指定するように書き込まれるので、必ず入出
力コマンドを発行したプロセッサにその結果である入出
力割込が通知されることになる。
タ変換テーブルＴの内容を書き込むことにより、割り込
み先のプロセッサを自由に設定できる。第２の発明で
は、割込ベクタ変換テーブルＴの内容は、入出力コマン
ドを発行した時点にコマンドを発行したプロセッサを割
り込み先に指定するように書き込まれるので、必ず入出
力コマンドを発行したプロセッサにその結果である入出
力割込が通知されることになる。
【００１１】
【実施例】以下、図１および図２を参照して本発明の実
施例を説明する。図１は本発明の実施例の構成図であ
る。チャネル制御装置２は例えばＶＭＥバス（Ｂ）を制
御する。ＶＭＥバス（Ｂ）には、入出力制御装置に相当
するＬＡＮコントローラやＳＣＳＩインタフェースコン
トローラ等のＶＭＥバスアダプタ3jを接続できる。ＶＭ
Ｅバスの収容框体は例えば１６個のスロットをもちＶＭ
Ｅバスアダプタを最大１６収容できる。ＶＭＥバスアダ
プタ3jは自分が挿入されたスロット番号をベクタ番号ｖ
とする回路を備えている。
施例を説明する。図１は本発明の実施例の構成図であ
る。チャネル制御装置２は例えばＶＭＥバス（Ｂ）を制
御する。ＶＭＥバス（Ｂ）には、入出力制御装置に相当
するＬＡＮコントローラやＳＣＳＩインタフェースコン
トローラ等のＶＭＥバスアダプタ3jを接続できる。ＶＭ
Ｅバスの収容框体は例えば１６個のスロットをもちＶＭ
Ｅバスアダプタを最大１６収容できる。ＶＭＥバスアダ
プタ3jは自分が挿入されたスロット番号をベクタ番号ｖ
とする回路を備えている。
【００１２】チャネル制御装置２の入出力割込制御回路
４は、割込ベクタ変換テーブルＴをもち、この内容は書
込回路43により、任意のプロセッサ1iから書き込むこと
ができる。入出力割込制御回路４は、入出力割り込み時
にベクタ読込回路42によってＶＭＥバスをとおしてＶＭ
Ｅバスアダプタ3jのベクタ番号ｖを読み込む。そして割
込発生回路41は読み込まれたベクタ番号を割り込みベク
タ変換テーブルＴで変換し、その値に従って割り込み先
のプロセッサを選択する。
４は、割込ベクタ変換テーブルＴをもち、この内容は書
込回路43により、任意のプロセッサ1iから書き込むこと
ができる。入出力割込制御回路４は、入出力割り込み時
にベクタ読込回路42によってＶＭＥバスをとおしてＶＭ
Ｅバスアダプタ3jのベクタ番号ｖを読み込む。そして割
込発生回路41は読み込まれたベクタ番号を割り込みベク
タ変換テーブルＴで変換し、その値に従って割り込み先
のプロセッサを選択する。
【００１３】図２は処理の流れを示す。プロセッサは
割り込み先となるプロセッサ番号を割込ベクタ変換テー
ブルＴのエントリに書き込む。次にコマンドを発行す
る。チャネル制御装置２はコマンドを指定された入出
力装置を制御するＶＭＥバスアダプタへ伝える。ＶＭＥ
バスアダプタ3jは、コマンドを実行し、終了すると入
出力割込を起こす。チャネル制御装置２の入出力割込
制御回路４がベクタ読込回路42によってアダプタから割
込ベクタ（ベクタ番号）ｖを受け取る。アダプタはベク
タ読込回路42が割込ベクタを読み込むときにスロット番
号を割込ベクタｖとして送り出す。割込発生回路41は
割込ベクタ変換テーブルにより、割り込み先プロセッサ
を決定して割り込みを起こす。
割り込み先となるプロセッサ番号を割込ベクタ変換テー
ブルＴのエントリに書き込む。次にコマンドを発行す
る。チャネル制御装置２はコマンドを指定された入出
力装置を制御するＶＭＥバスアダプタへ伝える。ＶＭＥ
バスアダプタ3jは、コマンドを実行し、終了すると入
出力割込を起こす。チャネル制御装置２の入出力割込
制御回路４がベクタ読込回路42によってアダプタから割
込ベクタ（ベクタ番号）ｖを受け取る。アダプタはベク
タ読込回路42が割込ベクタを読み込むときにスロット番
号を割込ベクタｖとして送り出す。割込発生回路41は
割込ベクタ変換テーブルにより、割り込み先プロセッサ
を決定して割り込みを起こす。
【００１４】なお、第２の発明に対応する実施例とし
て、入出力割込制御回路は、プロセッサ1iからコマン
ドが発行されたことを検出し、' 割り込みベクタ変換
テーブルの、起動されたアダプタのベクタ番号に対応す
るエントリに、プロセッサ1iの番号を書き込むようにす
ることもできる。この場合は、あらかじめ割り込みベク
タ変換テーブルＴのエントリをＯＳが書き込む必要はな
い。
て、入出力割込制御回路は、プロセッサ1iからコマン
ドが発行されたことを検出し、' 割り込みベクタ変換
テーブルの、起動されたアダプタのベクタ番号に対応す
るエントリに、プロセッサ1iの番号を書き込むようにす
ることもできる。この場合は、あらかじめ割り込みベク
タ変換テーブルＴのエントリをＯＳが書き込む必要はな
い。
【００１５】
【発明の効果】以上説明したように、本発明の第１の発
明によればマルチプロセッサシステムにおいて、入出力
割込の割込先のプロセッサをＯＳが柔軟に決めることが
できる。従って効率よいシステムとすることができる。
また、第２の発明では入出力動作を起動したプロセッサ
にその結果である割込が自動的にかかることになり、Ｏ
Ｓは、余計な手間をかける必要がない。
明によればマルチプロセッサシステムにおいて、入出力
割込の割込先のプロセッサをＯＳが柔軟に決めることが
できる。従って効率よいシステムとすることができる。
また、第２の発明では入出力動作を起動したプロセッサ
にその結果である割込が自動的にかかることになり、Ｏ
Ｓは、余計な手間をかける必要がない。
【図１】 実施例の構成図
【図２】 実施例の処理の流れ説明図
【図３】 従来システムの構成概念図
11 12 1i 1n プロセッサ ２ チャネル制御装置 31 32 3i 3m 入出力制御装置（入出力アダプ
タ） ４ 入出力割込制御回路 41 割込発生回路 42 ベクタ読込回路 43 書込回路 Ｔ 割込ベクタ変換テーブル ｖ 割込ベクタ（ベクタ番号）
タ） ４ 入出力割込制御回路 41 割込発生回路 42 ベクタ読込回路 43 書込回路 Ｔ 割込ベクタ変換テーブル ｖ 割込ベクタ（ベクタ番号）
Claims (2)
- 【請求項１】 マルチプロセッサシステムにおけるチャ
ネル制御装置（２）の入出力割込制御回路において、 各プロセッサ（1i）から書き込むことのできる割込ベク
タ変換テーブル（Ｔ）を設け、 入出力割込が発生したとき、割り込み元を示す割込ベク
タ（ｖ）を読み込み、それを割込ベクタ変換テーブル
（Ｔ）によって変換した値によって、割り込み先のプロ
セッサを選択するように構成したことを特徴とする入出
力割込制御回路（４）。 - 【請求項２】 プロセッサ（1i）が入出力動作の起動コ
マンドを入出力装置に対して発行したことを受けてチャ
ネル制御装置（２）が入出力制御装置（3j）を起動する
ときに、 割込ベクタ変換テーブル（Ｔ）の、入出力制御装置（3
j）の割込ベクタ（ｖ）に対応するエントリに、そのプ
ロセッサ（1i）が割り込み先として選択される値を書き
込むように構成したことを特徴とする請求項１に記載の
入出力割込制御回路（４）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31715793A JPH07175665A (ja) | 1993-12-17 | 1993-12-17 | 入出力割込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31715793A JPH07175665A (ja) | 1993-12-17 | 1993-12-17 | 入出力割込制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07175665A true JPH07175665A (ja) | 1995-07-14 |
Family
ID=18085091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31715793A Withdrawn JPH07175665A (ja) | 1993-12-17 | 1993-12-17 | 入出力割込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07175665A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0981402A (ja) * | 1995-09-13 | 1997-03-28 | Kofu Nippon Denki Kk | マルチプロセッサシステム |
| JP2002526860A (ja) * | 1998-10-01 | 2002-08-20 | フィーニックス テクノロジーズ リミテッド | マルチプロセッサ環境において正しいプロセッサのための入出力命令をエミュレートし、ソフトウェアｓｍｉをサービスするための装置及び方法 |
| JP2006338184A (ja) * | 2005-05-31 | 2006-12-14 | Nec Electronics Corp | 割り込み分配装置及び割り込み分配システム |
| JP2010026832A (ja) * | 2008-07-22 | 2010-02-04 | Hitachi Ltd | 情報処理装置 |
| WO2010061444A1 (ja) * | 2008-11-27 | 2010-06-03 | 富士通株式会社 | 情報処理装置、システム制御装置、情報処理装置の制御方法、及び割り込み中継プログラム |
-
1993
- 1993-12-17 JP JP31715793A patent/JPH07175665A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0981402A (ja) * | 1995-09-13 | 1997-03-28 | Kofu Nippon Denki Kk | マルチプロセッサシステム |
| JP2002526860A (ja) * | 1998-10-01 | 2002-08-20 | フィーニックス テクノロジーズ リミテッド | マルチプロセッサ環境において正しいプロセッサのための入出力命令をエミュレートし、ソフトウェアｓｍｉをサービスするための装置及び方法 |
| JP2006338184A (ja) * | 2005-05-31 | 2006-12-14 | Nec Electronics Corp | 割り込み分配装置及び割り込み分配システム |
| JP2010026832A (ja) * | 2008-07-22 | 2010-02-04 | Hitachi Ltd | 情報処理装置 |
| WO2010061444A1 (ja) * | 2008-11-27 | 2010-06-03 | 富士通株式会社 | 情報処理装置、システム制御装置、情報処理装置の制御方法、及び割り込み中継プログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100701419B1 (ko) | 호스트 시스템과 호스트 어댑터 사이에서 입출력 블록을자동적으로 전송하는 방법과 장치 | |
| EP0426081A2 (en) | Programmable controller having interrupt controller for determining priority for interrupt requests from a plurality of I/O devices and generating interrupt vector | |
| JPH03137756A (ja) | 情報処理装置 | |
| JPS58117041A (ja) | パタ−ン情報格納・制御方式 | |
| JPH0795296B2 (ja) | データ処理システムにおける情報共有処理方式 | |
| JPS6356737B2 (ja) | ||
| JPS6344253A (ja) | 本体装置の記憶装置内デ−タの収集制御方式 | |
| JPS61173362A (ja) | チヤネル制御方式 | |
| JPS5463638A (en) | Information processing system | |
| JPH0567040A (ja) | 周辺装置制御回路 | |
| JPH03184150A (ja) | 情報転送装置 | |
| JPS63245754A (ja) | 情報処理システムの入出力制御方式 | |
| JPS6228876A (ja) | 情報処理システム | |
| JPS62196759A (ja) | コンピユ−タサブシステム | |
| JPH05224845A (ja) | プリンタ共有方式 | |
| JPS6316323A (ja) | プリンタインタフエイス制御装置 | |
| JPH02211569A (ja) | 情報処理装置 | |
| JPH0566755U (ja) | Ｄｍａ処理装置 | |
| JPH10187581A (ja) | インターフェース装置およびインターフェース変更方法 | |
| JPS6029061A (ja) | 入出力制御装置 | |
| JPH02228852A (ja) | 回線アダプタのデータ転送方式 | |
| JPH07319799A (ja) | マイクロ・プロセッサー装置 | |
| JPH02201559A (ja) | 階層化メモリ制御装置 | |
| JPH03263154A (ja) | データ処理方法 | |
| JPH0690698B2 (ja) | チャネル装置制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |