JPH03184150A - 情報転送装置 - Google Patents
情報転送装置Info
- Publication number
- JPH03184150A JPH03184150A JP32434889A JP32434889A JPH03184150A JP H03184150 A JPH03184150 A JP H03184150A JP 32434889 A JP32434889 A JP 32434889A JP 32434889 A JP32434889 A JP 32434889A JP H03184150 A JPH03184150 A JP H03184150A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、処理装置と周辺装置との間の情報伝達を行な
うバッファ制御装置に関する。
うバッファ制御装置に関する。
［従来の技術］
従来のデータ処理装置に於いて、ＣＰＵ側処理能力が高
く、それに比較して低速の入出力機器を多数接続する場
合、ＣＰＵ側処理速度とＩ１０側処理速度の差を補償す
る為にバッファ装置が、ＣＰＵ側とＩ１０側の中間に設
けられることがある。
く、それに比較して低速の入出力機器を多数接続する場
合、ＣＰＵ側処理速度とＩ１０側処理速度の差を補償す
る為にバッファ装置が、ＣＰＵ側とＩ１０側の中間に設
けられることがある。
［発明が解決しようとしている課題］
従来方式として、バッファ制御装置は、その接続対象と
して１つのＩ１０接続には、必ず１つの、則ち、対向し
た形態での接続しか許されなかった。この為、大きなコ
スト上昇を招いていた。
して１つのＩ１０接続には、必ず１つの、則ち、対向し
た形態での接続しか許されなかった。この為、大きなコ
スト上昇を招いていた。
［課題を解決するための手段（及び作用）］本発明によ
れば、情報処理装置と周辺装置との間で情報の伝達を行
うシステムにおいて、前記情報処理装置と前記周辺装置
との間で伝達される情報を記憶するバッファメモリと、
前記バッファメモリに記憶された情報の属性情報を記憶
する属性バッファメモリと、前記属性バッファメモリに
記憶された属性情報を解釈し、前記バッファメモリの前
記情報の取扱を決定する決定制御手段とを設けることに
より簡単な構成のバッファ制御を行なえるバッファ制御
装置を実現できる。
れば、情報処理装置と周辺装置との間で情報の伝達を行
うシステムにおいて、前記情報処理装置と前記周辺装置
との間で伝達される情報を記憶するバッファメモリと、
前記バッファメモリに記憶された情報の属性情報を記憶
する属性バッファメモリと、前記属性バッファメモリに
記憶された属性情報を解釈し、前記バッファメモリの前
記情報の取扱を決定する決定制御手段とを設けることに
より簡単な構成のバッファ制御を行なえるバッファ制御
装置を実現できる。
［実施例］
第１図は本発明のバッファ制御装置を示す。同図に於い
てｌは、ＦＩＦＯバッファ機構の全体制御を司どるとこ
ろのＦＩＦＯ制御装置で、書き込みポインタＰＴＩ、ｔ
ｉみ出しポインタＰＴ２を有する。２は、ＦＩＦＯ自体
を構成するところのＦＩＦＯメモリ装置で、Ｉ１０装置
を表わすデータを記憶するＩ１０識別フィールド３、デ
ータを記憶するデータ格納フィールド４を有する。
てｌは、ＦＩＦＯバッファ機構の全体制御を司どるとこ
ろのＦＩＦＯ制御装置で、書き込みポインタＰＴＩ、ｔ
ｉみ出しポインタＰＴ２を有する。２は、ＦＩＦＯ自体
を構成するところのＦＩＦＯメモリ装置で、Ｉ１０装置
を表わすデータを記憶するＩ１０識別フィールド３、デ
ータを記憶するデータ格納フィールド４を有する。
５は、それぞれのＩｌｏからのデータを切り換えて転送
するＩ１０マルチプレクサで、Ｉ１０装置データと、Ｉ
１０データを転送する。６はＩ１０装置Ａ、７はＩ１０
装置Ｂ、８はＩ１０装置を識別する為のＩ１０識別デコ
ーダ、９はマルチプレクサ・データバス、１０はＩ１０
識別データを送る信号線、１１は、ＣＰＵ側データバス
、１２はＩ１０識別リード・データを送る信号線、１３
はＩ１０装置Ａ−ＤＭＡリクエスト信号を送る信号線、
１４はＤＭＡアクルッジ信号を送る信号線、１５はＩ１
０データ転送バス、１６はＩ１０データ転送アクルッジ
信号を送る信号線、１７はＩ１０側ＦＩＦＯ書込みポイ
ンターを送る信号線、１８はシステム側ＦＩＦＯ９出し
ポインターを送る信号線である。１９は書込み要求信号
、２０は読み出し要求信号を送る信号線である。
するＩ１０マルチプレクサで、Ｉ１０装置データと、Ｉ
１０データを転送する。６はＩ１０装置Ａ、７はＩ１０
装置Ｂ、８はＩ１０装置を識別する為のＩ１０識別デコ
ーダ、９はマルチプレクサ・データバス、１０はＩ１０
識別データを送る信号線、１１は、ＣＰＵ側データバス
、１２はＩ１０識別リード・データを送る信号線、１３
はＩ１０装置Ａ−ＤＭＡリクエスト信号を送る信号線、
１４はＤＭＡアクルッジ信号を送る信号線、１５はＩ１
０データ転送バス、１６はＩ１０データ転送アクルッジ
信号を送る信号線、１７はＩ１０側ＦＩＦＯ書込みポイ
ンターを送る信号線、１８はシステム側ＦＩＦＯ９出し
ポインターを送る信号線である。１９は書込み要求信号
、２０は読み出し要求信号を送る信号線である。
上記構成に於いて、データ処理装置の構成要素であるＩ
１０装置Ａ・６、またはＩ１０装置Ｂ・７がデータをＣ
ＰＵ側に転送したい場合について第２図を参照して述べ
る。まず最初に各Ｉ１０装置が持つＩ１０データ、及び
転送バス１５に対して転送要求信号及び、転送データを
送る。第２図ａのＦｉｒｓｔ ｉｎのステップで、第
２図すに示す如き処理が行なわれる。Ｉ１０データ転送
パス１５を随時モニターしているＩ１０マルチプレクサ
５は、Ｉ１０データ転送バス１５からの転送要求に対し
てプライオリティ−を与え、Ｉ１０装置Ａ・６またはＩ
１０装置Ｂ・７に対して、Ｉ１０データ転送アクルッジ
信号１６を返すと共に、選択した側のＩ１０データ転送
パス１５から、データ（Ｉ１０データ、転送データ）を
ラッチ５ａセーブする。この後、ＦＩＦＯ制御装置１は
、ＦＩＦＯメモリ装置２の使用状況をポインタＰＴＩを
モニターして、もし空があったなら、Ｉ１０側書込みポ
インターを該当するメモリ位置に移動する。この後、Ｉ
１０マルチプレクサ５は、転送の為にセーブされている
データは、マルチプレクサバス９を通して、また、Ｉ１
０データ転送アクルッジ信号１６を返送した側のＩ１０
データ（ネーム）例えば、この例では、Ｉ１０装置Ａ・
６に対応するものとして“Ａ”の値をＩ１０識別データ
１０として、ＦＩＦＯメモリ装置２中のデータ格納フィ
ールド４、Ｉ１０識別フィールド３にＦＩＦＯ制御装置
１のポインタ情報にもとづいて各々書込まれる。この後
Ｆｉｒｓｔ ｏｕｔのステップが行なわれるとＣＰＵ
側データバス１１が、使用されていないならば、ＦＩＦ
ＯＩＩＩｍ装置１は第２図Ｃに示す如くシステム側読出
しポインターを該当するＦＩＦＯメモリ装置２にアドレ
スする。
１０装置Ａ・６、またはＩ１０装置Ｂ・７がデータをＣ
ＰＵ側に転送したい場合について第２図を参照して述べ
る。まず最初に各Ｉ１０装置が持つＩ１０データ、及び
転送バス１５に対して転送要求信号及び、転送データを
送る。第２図ａのＦｉｒｓｔ ｉｎのステップで、第
２図すに示す如き処理が行なわれる。Ｉ１０データ転送
パス１５を随時モニターしているＩ１０マルチプレクサ
５は、Ｉ１０データ転送バス１５からの転送要求に対し
てプライオリティ−を与え、Ｉ１０装置Ａ・６またはＩ
１０装置Ｂ・７に対して、Ｉ１０データ転送アクルッジ
信号１６を返すと共に、選択した側のＩ１０データ転送
パス１５から、データ（Ｉ１０データ、転送データ）を
ラッチ５ａセーブする。この後、ＦＩＦＯ制御装置１は
、ＦＩＦＯメモリ装置２の使用状況をポインタＰＴＩを
モニターして、もし空があったなら、Ｉ１０側書込みポ
インターを該当するメモリ位置に移動する。この後、Ｉ
１０マルチプレクサ５は、転送の為にセーブされている
データは、マルチプレクサバス９を通して、また、Ｉ１
０データ転送アクルッジ信号１６を返送した側のＩ１０
データ（ネーム）例えば、この例では、Ｉ１０装置Ａ・
６に対応するものとして“Ａ”の値をＩ１０識別データ
１０として、ＦＩＦＯメモリ装置２中のデータ格納フィ
ールド４、Ｉ１０識別フィールド３にＦＩＦＯ制御装置
１のポインタ情報にもとづいて各々書込まれる。この後
Ｆｉｒｓｔ ｏｕｔのステップが行なわれるとＣＰＵ
側データバス１１が、使用されていないならば、ＦＩＦ
ＯＩＩＩｍ装置１は第２図Ｃに示す如くシステム側読出
しポインターを該当するＦＩＦＯメモリ装置２にアドレ
スする。
アドレスされたデータ格納フィールド４及びＩ１０識別
フィールドは各々、ＦＩＦＯ制御回路１により制御され
、各々、ＣＰＵ側データバス１１、Ｉ１０識別リードデ
ータ１２として読み出される。Ｉ１０識別リードデータ
１２として読み出された信号はＩ１０識別デコーダ８に
入力され、例えばＩ１０識別リードデータ１２が′Ａ”
であった場合デコードされた結果としてＩ１０装置Ａ−
ＤＭＡリクエスト信号１３を生成する。このＤＭＡリク
エスト信号は、ＤＭＡアクルッジ信号１４と共に使用さ
れ、ＣＰＵ側データバス１１を使用する際のハンドシェ
ーク信号として使用される。
フィールドは各々、ＦＩＦＯ制御回路１により制御され
、各々、ＣＰＵ側データバス１１、Ｉ１０識別リードデ
ータ１２として読み出される。Ｉ１０識別リードデータ
１２として読み出された信号はＩ１０識別デコーダ８に
入力され、例えばＩ１０識別リードデータ１２が′Ａ”
であった場合デコードされた結果としてＩ１０装置Ａ−
ＤＭＡリクエスト信号１３を生成する。このＤＭＡリク
エスト信号は、ＤＭＡアクルッジ信号１４と共に使用さ
れ、ＣＰＵ側データバス１１を使用する際のハンドシェ
ーク信号として使用される。
［他の実施例］
本実施例はバッファ機構に接続されるＩ１０装置を２台
として説明したが、Ｉ１０マルチプレクサ５の構成によ
っては、最も多くのＩ１０装置が接続されていても構わ
ない。また、ＦＩＦＯメモリ装置２を構成するＩ１０識
別フィールド３、データ格納フィールド４はそのフィー
ルド幅は任意であり、制限はない、また、これ以外のフ
ィールドとしてパリティ−フィールドなど、システム上
必要な任意のフィールドを設けても良い。
として説明したが、Ｉ１０マルチプレクサ５の構成によ
っては、最も多くのＩ１０装置が接続されていても構わ
ない。また、ＦＩＦＯメモリ装置２を構成するＩ１０識
別フィールド３、データ格納フィールド４はそのフィー
ルド幅は任意であり、制限はない、また、これ以外のフ
ィールドとしてパリティ−フィールドなど、システム上
必要な任意のフィールドを設けても良い。
以上の例に於いて、ＭＰＸ５、デコーダ８の機能つまり
識別フィールドに書き込むデータをそれぞれ周辺装置及
びＣＰＵ例で発生及び解釈するように構成することもで
きる。
識別フィールドに書き込むデータをそれぞれ周辺装置及
びＣＰＵ例で発生及び解釈するように構成することもで
きる。
［発明の効果］
以上の方式を採用することに依り、１つのＦＩＦＯバッ
ファ機構を複数の１１０機器に対応したバッファとして
使用することが可能となった。このこと・に依る経済的
効果は非常に大なるものがある。
ファ機構を複数の１１０機器に対応したバッファとして
使用することが可能となった。このこと・に依る経済的
効果は非常に大なるものがある。
また、ＣＰＵ側インターフェースに関しても、従来のＤ
ＭＡインク、−フェースを変更することなく、継承して
使用することが可能である。
ＭＡインク、−フェースを変更することなく、継承して
使用することが可能である。
第１図は本発明を実施したバッファ制御装置の概略図
第２図ａ、ｂ、ｃは制御動作の概略を示すフローチャー
ト図 １はＦＩＦＯ制御装置、２はＦＩＦＯメモリ装置、３は
Ｉ１０識別フィールド、４はデータ格納フィールド、５
はＩ１０マルチプレクサ、６はＩ１０装置Ａ、７はＩ１
０装置Ｂ、８はＩ１０識別デコーダ 第 図 ＦＩＦＩ７／〜７アｆｉ畠８１０
ト図 １はＦＩＦＯ制御装置、２はＦＩＦＯメモリ装置、３は
Ｉ１０識別フィールド、４はデータ格納フィールド、５
はＩ１０マルチプレクサ、６はＩ１０装置Ａ、７はＩ１
０装置Ｂ、８はＩ１０識別デコーダ 第 図 ＦＩＦＩ７／〜７アｆｉ畠８１０
Claims (3)
- （１）情報処理装置と周辺装置との間で情報の伝達を行
うシステムにおいて、 前記情報処理装置と前記周辺装置との間で伝達される情
報を記憶するバッファメモリと、 前記バッファメモリに記憶された情報の属性情報を記憶
する属性バッファメモリと、 前記属性バッファメモリに記憶された属性情報を解釈し
、前記バッファメモリの前記情報の取扱を決定する決定
制御手段と、 を有する情報転送装置。 - （２）前記決定制御手段は前記情報処理手段に含まれる
請求項第１項に記載の情報転送装置。 - （３）前記属性バッファメモリに属性情報を書き込む手
段は前記周辺装置に設けられる請求項第１項に記載の情
報転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32434889A JPH03184150A (ja) | 1989-12-13 | 1989-12-13 | 情報転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32434889A JPH03184150A (ja) | 1989-12-13 | 1989-12-13 | 情報転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184150A true JPH03184150A (ja) | 1991-08-12 |
Family
ID=18164779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32434889A Pending JPH03184150A (ja) | 1989-12-13 | 1989-12-13 | 情報転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184150A (ja) |
-
1989
- 1989-12-13 JP JP32434889A patent/JPH03184150A/ja active Pending
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