JPH07177202A - 通信制御装置 - Google Patents
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- JPH07177202A JPH07177202A JP5322588A JP32258893A JPH07177202A JP H07177202 A JPH07177202 A JP H07177202A JP 5322588 A JP5322588 A JP 5322588A JP 32258893 A JP32258893 A JP 32258893A JP H07177202 A JPH07177202 A JP H07177202A
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- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
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- H04L12/40013—Details regarding a bus controller
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- H04L12/00—Data switching networks
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- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
- H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD]
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- H04L43/0847—Transmission error
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Security & Cryptography (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 一方の伝送路にエラーが発生していることが
検出された場合の通信の信頼性を向上させた通信制御装
置の提供を目的とする。 【構成】 一方の伝送路であるBUS+ライン11（又はBUS-
ライン12) にエラーが発生していることが検出された場
合に、その後に直ちに出力ゲートであるＰチャネルMOS
トランジスタ20（又はＮチャネルMOS トランジスタ21)
をディスイネーブルにはせずに、自ノードが一旦送信し
た後に自ノードの送出したデータにおいても伝送路エラ
ーが検出されるか否かを判断する伝送路エラー検出回路
30を備えており、且つ自ノードがエラーを検出している
ことを他の全てのノードに知らせるシーケンスコントロ
ール回路31をも備えており、更に送信開始(SOF) 区間に
おいて伝送路エラー検出回路30が伝送路エラーを検出し
たか否かを判断し、差動コンパレータを選択するセレク
タ27をも備えている。
検出された場合の通信の信頼性を向上させた通信制御装
置の提供を目的とする。 【構成】 一方の伝送路であるBUS+ライン11（又はBUS-
ライン12) にエラーが発生していることが検出された場
合に、その後に直ちに出力ゲートであるＰチャネルMOS
トランジスタ20（又はＮチャネルMOS トランジスタ21)
をディスイネーブルにはせずに、自ノードが一旦送信し
た後に自ノードの送出したデータにおいても伝送路エラ
ーが検出されるか否かを判断する伝送路エラー検出回路
30を備えており、且つ自ノードがエラーを検出している
ことを他の全てのノードに知らせるシーケンスコントロ
ール回路31をも備えており、更に送信開始(SOF) 区間に
おいて伝送路エラー検出回路30が伝送路エラーを検出し
たか否かを判断し、差動コンパレータを選択するセレク
タ27をも備えている。
Description
【０００１】
【産業上の利用分野】本発明は通信制御装置に関し、特
に２線式共通回線の伝送ラインを用いてデータを送受信
する通信網において、伝送ラインの一方がエラー状態に
なった場合のバックアップが可能な通信制御装置に関す
る。
に２線式共通回線の伝送ラインを用いてデータを送受信
する通信網において、伝送ラインの一方がエラー状態に
なった場合のバックアップが可能な通信制御装置に関す
る。
【０００２】
【従来の技術】図22は、従来の一般的な２線式LAN シス
テムの２本のラインとそれに接続する複数のノードとを
示す模式図である。
テムの２本のラインとそれに接続する複数のノードとを
示す模式図である。
【０００３】図22に示されているように、第１〜第ｎま
での複数のノードN1, N2…Nnは相互に反転した波形の信
号を伝送するBUS+ライン11及びBUS-ライン12に接続され
ており、両ライン11, 12それぞれがメッセージフレーム
の送受信を行なうことにより通信システムを構成してい
る。このような２線式の通信システムを構成する場合に
はある通信プロトコルに準じたメッセージフレームを用
いる必要がある。図23はそのようなメッセージフレーム
の一例として、たとえば”Class B data communication
network interface J1850”として規定されているメッ
セージフレームの構成を示す模式図である。
での複数のノードN1, N2…Nnは相互に反転した波形の信
号を伝送するBUS+ライン11及びBUS-ライン12に接続され
ており、両ライン11, 12それぞれがメッセージフレーム
の送受信を行なうことにより通信システムを構成してい
る。このような２線式の通信システムを構成する場合に
はある通信プロトコルに準じたメッセージフレームを用
いる必要がある。図23はそのようなメッセージフレーム
の一例として、たとえば”Class B data communication
network interface J1850”として規定されているメッ
セージフレームの構成を示す模式図である。
【０００４】図23に参照符号９にて示されているメッセ
ージフレームは、送信側から送信される送信フレーム10
に含まれる参照符号１にて示す送信開始を意味するコー
ドSOF (Start Of Frame)を先頭とし、伝送路の専有権を
決定する優先コード２, 送信相手を示す相手アドレス
３, 送信元を示す自己アドレス４, 送信データ本体であ
るデータ領域５, 送信データの終了を示すコードである
EOD(End Of Data)６と、受信側で受信エラーが発生しな
かった場合にアクノリッジとして受信側が自ノードのア
ドレスを返信するIFR(In Frame Response)領域７, メッ
セージフレームの終了を示すEOF(End Of Frame) ８とで
構成されている。
ージフレームは、送信側から送信される送信フレーム10
に含まれる参照符号１にて示す送信開始を意味するコー
ドSOF (Start Of Frame)を先頭とし、伝送路の専有権を
決定する優先コード２, 送信相手を示す相手アドレス
３, 送信元を示す自己アドレス４, 送信データ本体であ
るデータ領域５, 送信データの終了を示すコードである
EOD(End Of Data)６と、受信側で受信エラーが発生しな
かった場合にアクノリッジとして受信側が自ノードのア
ドレスを返信するIFR(In Frame Response)領域７, メッ
セージフレームの終了を示すEOF(End Of Frame) ８とで
構成されている。
【０００５】図24は上述の”Class B data communicati
on network interface J1850”のPWM(パルス幅変調) ビ
ットフォーマットで定義されているパルス幅変調された
ビットパターンを示す模式図である。データ伝送路を転
送されるデータの１ビットの領域は３分割された領域
(以下、各領域をTimeと言い、各Timeは８クロックの幅
を有する) にて構成されている。
on network interface J1850”のPWM(パルス幅変調) ビ
ットフォーマットで定義されているパルス幅変調された
ビットパターンを示す模式図である。データ伝送路を転
送されるデータの１ビットの領域は３分割された領域
(以下、各領域をTimeと言い、各Timeは８クロックの幅
を有する) にて構成されている。
【０００６】そして、ビット”０”は図24に参照符号10
0 にて示されているように、第１Time63, 第２Time64が
共に”Ｈ”レベルで、第３Time65が”Ｌ”レベルで表さ
れている。また、ビット”１”は図24に参照符号101 に
て示されているように、第１Time63が”Ｈ”レベルで、
第２Time64, 第３Time65が共に”Ｌ”レベルで表されて
いる。
0 にて示されているように、第１Time63, 第２Time64が
共に”Ｈ”レベルで、第３Time65が”Ｌ”レベルで表さ
れている。また、ビット”１”は図24に参照符号101 に
て示されているように、第１Time63が”Ｈ”レベルで、
第２Time64, 第３Time65が共に”Ｌ”レベルで表されて
いる。
【０００７】一方、送信開始を意味するコードSOF １は
図24に参照符号102 にて示されているように、第１Time
63, 第２Time64, 第３Time65, 第４Time66が全て”Ｈ”
レベルであり、第５Time67, 第６Time68が共に”Ｌ”レ
ベルである計６Timeのパターンにより表される。
図24に参照符号102 にて示されているように、第１Time
63, 第２Time64, 第３Time65, 第４Time66が全て”Ｈ”
レベルであり、第５Time67, 第６Time68が共に”Ｌ”レ
ベルである計６Timeのパターンにより表される。
【０００８】また、通信の終了を意味するコードEOD ６
は図24に参照符号103 にて示されているように、第１Ti
me63, 第２Time64, 第３Time65が全て”Ｌ”レベルであ
る計３Timeのパターンにより表される。
は図24に参照符号103 にて示されているように、第１Ti
me63, 第２Time64, 第３Time65が全て”Ｌ”レベルであ
る計３Timeのパターンにより表される。
【０００９】更に、メッセージフレームの終了を意味す
るコードEOF ８は図24に参照符号104 にて示されている
ように、第１Time63, 第２Time64, 第３Time65, 第４Ti
me66, 第５Time67, 第６Time68が全て”Ｌ”レベルであ
る計６Timeのパターンにより表される。
るコードEOF ８は図24に参照符号104 にて示されている
ように、第１Time63, 第２Time64, 第３Time65, 第４Ti
me66, 第５Time67, 第６Time68が全て”Ｌ”レベルであ
る計６Timeのパターンにより表される。
【００１０】そして、このようなパルス幅変調を行なっ
たデータを前述の図23に示されているようなたとえば S
AE・J1850 のメッセージフレームフォーマットで送受信
する。いま、送信フレーム10を送出する場合、まずSOF
１を送出し、続いて優先コード２, 相手アドレス３, ビ
ット”０”または”１”の PWMデータたるデータ領域
５, データ領域５の送信終了を示すEOD ６を送出する。
ここで、受信側は、受信したデータにエラーが検出され
たなかった場合に IFR領域７として自己に割り付けられ
ている固有のアドレスを PWM変調して返信する。この
後、１メッセージフレームの終了を意味するEOF ８を送
出して１メッセージフレーム９の通信が終了する。
たデータを前述の図23に示されているようなたとえば S
AE・J1850 のメッセージフレームフォーマットで送受信
する。いま、送信フレーム10を送出する場合、まずSOF
１を送出し、続いて優先コード２, 相手アドレス３, ビ
ット”０”または”１”の PWMデータたるデータ領域
５, データ領域５の送信終了を示すEOD ６を送出する。
ここで、受信側は、受信したデータにエラーが検出され
たなかった場合に IFR領域７として自己に割り付けられ
ている固有のアドレスを PWM変調して返信する。この
後、１メッセージフレームの終了を意味するEOF ８を送
出して１メッセージフレーム９の通信が終了する。
【００１１】次に、図25のブロック図を参照して従来の
通信制御装置の送受信回路について説明する。図25にお
いて、参照符号11, 12は図22に示されているBUS+ライ
ン, BUS-ラインであり、これらの両ライン11, 12に参照
符号Ｎにて示されている同一構成のノードが複数接続さ
れている。
通信制御装置の送受信回路について説明する。図25にお
いて、参照符号11, 12は図22に示されているBUS+ライ
ン, BUS-ラインであり、これらの両ライン11, 12に参照
符号Ｎにて示されている同一構成のノードが複数接続さ
れている。
【００１２】参照符号16は送信バッファメモリであり、
送信すべきデータが格納されている。この送信バッファ
メモリ16内には、前述した図23に示されている送信フレ
ーム10を構成する優先コード２, 相手アドレス３及びデ
ータ領域５の各データが格納されている。
送信すべきデータが格納されている。この送信バッファ
メモリ16内には、前述した図23に示されている送信フレ
ーム10を構成する優先コード２, 相手アドレス３及びデ
ータ領域５の各データが格納されている。
【００１３】送信バッファメモリ16に格納されているデ
ータは後述する送信フレーム組み立て回路17により図23
に示されているような送信フレーム10に組み立てられて
送出される。そして、参照符号18にて示されているNAND
ゲートと20にて示されているＰチャネルMOS トランジス
タとを介してBUS+ライン11に正転データが送出され、ま
た参照符号19にて示されている ANDゲートと21にて示さ
れているＮチャネルMOS トランジスタとを介してBUS-ラ
イン12へ反転データが送出される。即ち、BUS+ライン11
とBUS-ライン12とは常時相反する極性の波形になる。
ータは後述する送信フレーム組み立て回路17により図23
に示されているような送信フレーム10に組み立てられて
送出される。そして、参照符号18にて示されているNAND
ゲートと20にて示されているＰチャネルMOS トランジス
タとを介してBUS+ライン11に正転データが送出され、ま
た参照符号19にて示されている ANDゲートと21にて示さ
れているＮチャネルMOS トランジスタとを介してBUS-ラ
イン12へ反転データが送出される。即ち、BUS+ライン11
とBUS-ライン12とは常時相反する極性の波形になる。
【００１４】ところで、ＰチャネルMOS トランジスタ20
はソースが電源22の電圧VDD に、ゲートがNANDゲート18
の出力端子に、ドレインがBUS+ライン11に接続されると
共にプルダウン抵抗34を介して接地されている。また、
ＮチャネルMOS トランジスタ21はソースが接地電圧GND
に、ゲートが ANDゲート19の出力端子に、ドレインがBU
S+ライン11に接続されると共にプルアップ抵抗35を介し
て電源23の電圧VDD に接続されている。
はソースが電源22の電圧VDD に、ゲートがNANDゲート18
の出力端子に、ドレインがBUS+ライン11に接続されると
共にプルダウン抵抗34を介して接地されている。また、
ＮチャネルMOS トランジスタ21はソースが接地電圧GND
に、ゲートが ANDゲート19の出力端子に、ドレインがBU
S+ライン11に接続されると共にプルアップ抵抗35を介し
て電源23の電圧VDD に接続されている。
【００１５】ここで、ＰチャネルMOS トランジスタ20及
びＮチャネルMOS トランジスタ21のドレイン側を出力と
している理由は、前述した伝送路の専有権を決定する優
先コード２により通信の衝突を検出するためである。即
ち、複数のノードが同時に送信を開始した場合、両トラ
ンジスタ20, 21をより長くオンさせていた送信ノードの
波形が伝送路に現れることにより、伝送路を使用する権
利を得ることになる。なお、この優先制御に関しては本
発明の主題とするところではないので、これ以上の説明
は行なわない。
びＮチャネルMOS トランジスタ21のドレイン側を出力と
している理由は、前述した伝送路の専有権を決定する優
先コード２により通信の衝突を検出するためである。即
ち、複数のノードが同時に送信を開始した場合、両トラ
ンジスタ20, 21をより長くオンさせていた送信ノードの
波形が伝送路に現れることにより、伝送路を使用する権
利を得ることになる。なお、この優先制御に関しては本
発明の主題とするところではないので、これ以上の説明
は行なわない。
【００１６】伝送路上のデータ波形は受信時には参照符
号24, 25, 26にて示されている差動コンパレータに入力
される。第１差動コンパレータ24には、BUS+ライン11か
ら＋側入力端子に、BUS-ライン12から−側入力端子にそ
れぞれ信号が入力されている。また、第２差動コンパレ
ータ25にはBUS+ライン11から＋側入力端子にのみ、第３
差動コンパレータ26にはBUS-ライン12から−側入力端子
にのみ信号が入力され、それぞれの−側入力端子にはリ
ファレンス電源23から電源23の電圧VDD の1/2 の電圧(V
DD/2) が入力されている。なお、各差動コンパレータ2
4, 25, 26の出力はセレクタ27に入力されている。
号24, 25, 26にて示されている差動コンパレータに入力
される。第１差動コンパレータ24には、BUS+ライン11か
ら＋側入力端子に、BUS-ライン12から−側入力端子にそ
れぞれ信号が入力されている。また、第２差動コンパレ
ータ25にはBUS+ライン11から＋側入力端子にのみ、第３
差動コンパレータ26にはBUS-ライン12から−側入力端子
にのみ信号が入力され、それぞれの−側入力端子にはリ
ファレンス電源23から電源23の電圧VDD の1/2 の電圧(V
DD/2) が入力されている。なお、各差動コンパレータ2
4, 25, 26の出力はセレクタ27に入力されている。
【００１７】セレクタ27は、通常は第１差動コンパレー
タ24の出力を受信フレーム解読回路28へ出力する。受信
フレーム解読回路28は、受信したデータを復調し、受信
エラーの有無の検出等の処理を行なった後に受信バッフ
ァメモリ29に格納する。
タ24の出力を受信フレーム解読回路28へ出力する。受信
フレーム解読回路28は、受信したデータを復調し、受信
エラーの有無の検出等の処理を行なった後に受信バッフ
ァメモリ29に格納する。
【００１８】図25において、参照符号30にて示されてい
る伝送路エラー検出回路は、BUS+ライン11とBUS-ライン
12とから信号が入力されており、いずれかのラインが動
作していない場合にエラーを検出する。この伝送路エラ
ー検出回路30によるエラー検出の判断は種々の条件によ
り行なわれるが、本発明の主題ではないので省略する。
る伝送路エラー検出回路は、BUS+ライン11とBUS-ライン
12とから信号が入力されており、いずれかのラインが動
作していない場合にエラーを検出する。この伝送路エラ
ー検出回路30によるエラー検出の判断は種々の条件によ
り行なわれるが、本発明の主題ではないので省略する。
【００１９】伝送路エラー検出回路30によりいずれかの
ライン (11または12) にエラーが検出された場合、エラ
ーが検出された方のライン11または12を駆動しているNA
NDゲート18または ANDゲート19がディスイネーブルにさ
れる。具体的には、伝送路エラー検出回路30がNANDゲー
ト18に入力している信号18a を”Ｌ”レベルにすること
によりＰチャネルMOS トランジスタ20を、 ANDゲート19
に入力している信号19a を”Ｌ”レベルにすることによ
りＮチャネルMOS トランジスタ21をディスイネーブルに
して保護する。これと共に、エラーが検出されていない
ライン12または11の第３差動コンパレータ26または第２
差動コンパレータ25をセレクタ27が選択することにより
エラーが検出されていない方の片線による通信に切り換
えられる。
ライン (11または12) にエラーが検出された場合、エラ
ーが検出された方のライン11または12を駆動しているNA
NDゲート18または ANDゲート19がディスイネーブルにさ
れる。具体的には、伝送路エラー検出回路30がNANDゲー
ト18に入力している信号18a を”Ｌ”レベルにすること
によりＰチャネルMOS トランジスタ20を、 ANDゲート19
に入力している信号19a を”Ｌ”レベルにすることによ
りＮチャネルMOS トランジスタ21をディスイネーブルに
して保護する。これと共に、エラーが検出されていない
ライン12または11の第３差動コンパレータ26または第２
差動コンパレータ25をセレクタ27が選択することにより
エラーが検出されていない方の片線による通信に切り換
えられる。
【００２０】次に、上述のような従来技術の問題点につ
いて、前述の図22の模式図において故障が発生した状態
を示す図26, 図27及び図28の模式図を参照して説明す
る。図26は、BUS+ライン11が参照符号36にて示されてい
る故障が発生して接地された状態を示している。
いて、前述の図22の模式図において故障が発生した状態
を示す図26, 図27及び図28の模式図を参照して説明す
る。図26は、BUS+ライン11が参照符号36にて示されてい
る故障が発生して接地された状態を示している。
【００２１】図27は、BUS+ライン11が参照符号37にて示
されている故障が発生して電源とショートした状態を示
している。図26及び図27に示されている例では、全ノー
ドN1, N2, N3…がBUS+ライン11のエラーを検出するの
で、全ノードN1, N2, N3…がBUS+ライン11を切り離して
BUS-ライン12のみによる片線通信に移行する。
されている故障が発生して電源とショートした状態を示
している。図26及び図27に示されている例では、全ノー
ドN1, N2, N3…がBUS+ライン11のエラーを検出するの
で、全ノードN1, N2, N3…がBUS+ライン11を切り離して
BUS-ライン12のみによる片線通信に移行する。
【００２２】図28は、第１ノードN1が参照符号38にて示
されている故障が発生してBUS-ライン12と接続される信
号線が断線した状態を示している。このような図28に示
されている状態においては、第１ノードN1は、伝送路の
状態からBUS-ライン12のエラーを検出するので、BUS-ラ
イン12を切り離してBUS+ライン11による片線通信に移行
する。この時点では、他のノードN2, N3…はBUS-ライン
12のエラーを検出していない。しかし、第１ノードN1は
既にBUS+ライン11による片線通信に移行しているので、
第１ノードN1が他のノードN2, N3…に対して送信を実行
した場合にはBUS+ライン11のみを駆動する。このため、
第１ノードN1以外の他のノードN2, N3…は自身が正常で
あるにも拘わらず、BUS-ライン12のエラーを検出する。
この結果、第１ノードN1以外の他の各ノードN2, N3…も
BUS+ライン11を用いた片線通信に移行し、システム全体
としても片線による通信状態になる。
されている故障が発生してBUS-ライン12と接続される信
号線が断線した状態を示している。このような図28に示
されている状態においては、第１ノードN1は、伝送路の
状態からBUS-ライン12のエラーを検出するので、BUS-ラ
イン12を切り離してBUS+ライン11による片線通信に移行
する。この時点では、他のノードN2, N3…はBUS-ライン
12のエラーを検出していない。しかし、第１ノードN1は
既にBUS+ライン11による片線通信に移行しているので、
第１ノードN1が他のノードN2, N3…に対して送信を実行
した場合にはBUS+ライン11のみを駆動する。このため、
第１ノードN1以外の他のノードN2, N3…は自身が正常で
あるにも拘わらず、BUS-ライン12のエラーを検出する。
この結果、第１ノードN1以外の他の各ノードN2, N3…も
BUS+ライン11を用いた片線通信に移行し、システム全体
としても片線による通信状態になる。
【００２３】更に、図29, 図30の模式図を参照して従来
技術の問題点について説明する。従来の２線式共通回線
においては、すでに説明した如く、２本のラインの内の
一方のラインが故障した場合には故障していない他方の
ラインにより送受信を継続することにより、通信が全く
出来ないという状態に陥ることを回避している。このよ
うな機能 (状態) を片線バックアップ機能 (状態) と言
う。しかし、片線バックアップ状態では２線共正常な状
態に比して以下のような問題点があることは否めない。
技術の問題点について説明する。従来の２線式共通回線
においては、すでに説明した如く、２本のラインの内の
一方のラインが故障した場合には故障していない他方の
ラインにより送受信を継続することにより、通信が全く
出来ないという状態に陥ることを回避している。このよ
うな機能 (状態) を片線バックアップ機能 (状態) と言
う。しかし、片線バックアップ状態では２線共正常な状
態に比して以下のような問題点があることは否めない。
【００２４】図29は図25に示されている第１差動コンパ
レータ24の、図30は同じく第２差動コンパレータ25の動
作の概略を示すための波形図である。なお、前述の如
く、２線共に正常な場合は第１差動コンパレータ24から
の受信信号が、BUS+ライン11が正常でBUS-ライン12が異
常な場合は第２差動コンパレータ25からの受信信号が、
BUS+ライン11が異常でBUS-ライン12が正常な場合は第３
差動コンパレータ26からの受信信号がそれぞれ選択され
る。
レータ24の、図30は同じく第２差動コンパレータ25の動
作の概略を示すための波形図である。なお、前述の如
く、２線共に正常な場合は第１差動コンパレータ24から
の受信信号が、BUS+ライン11が正常でBUS-ライン12が異
常な場合は第２差動コンパレータ25からの受信信号が、
BUS+ライン11が異常でBUS-ライン12が正常な場合は第３
差動コンパレータ26からの受信信号がそれぞれ選択され
る。
【００２５】図29に示されているように、BUS+ライン11
及びBUS-ライン12からの信号が入力されている第１差動
コンパレータ24の出力電圧V24 は、BUS+ライン11の電圧
V11がBUS-ライン12の電圧V12 より高い場合には”Ｈ”
レベルになり、逆の場合には”Ｌ”レベルになる。
及びBUS-ライン12からの信号が入力されている第１差動
コンパレータ24の出力電圧V24 は、BUS+ライン11の電圧
V11がBUS-ライン12の電圧V12 より高い場合には”Ｈ”
レベルになり、逆の場合には”Ｌ”レベルになる。
【００２６】また図30に示されているように、BUS+ライ
ン11からの信号及びリファレンス電源23の電圧V23(VDD/
2)が入力されている第２差動コンパレータ25の出力電圧
V25は、BUS+ライン11の電圧V11 がリファレンス電圧V23
(VDD/2)より高い場合に”Ｈ”レベルになり、逆の場合
に”Ｌ”レベルになる。
ン11からの信号及びリファレンス電源23の電圧V23(VDD/
2)が入力されている第２差動コンパレータ25の出力電圧
V25は、BUS+ライン11の電圧V11 がリファレンス電圧V23
(VDD/2)より高い場合に”Ｈ”レベルになり、逆の場合
に”Ｌ”レベルになる。
【００２７】前述したように、BUS+ライン11, BUS-ライ
ン12を駆動しているＰチャネルMOSトランジスタ20, Ｎ
チャネルMOS トランジスタ21はいずれもオープンドレイ
ン出力となっている。従って、BUS+ライン11は”Ｌ”レ
ベルから”Ｈ”レベルに変化する際にはＰチャネルMOS
トランジスタ20の電流駆動によってその立上がり遅延が
決定され、”Ｈ”レベルから”Ｌ”レベルに変化する際
にはＰチャネルMOS トランジスタ20には拘わらずに伝送
路の浮遊容量及びプルダウン抵抗34にて立下がり遅延が
決定される。
ン12を駆動しているＰチャネルMOSトランジスタ20, Ｎ
チャネルMOS トランジスタ21はいずれもオープンドレイ
ン出力となっている。従って、BUS+ライン11は”Ｌ”レ
ベルから”Ｈ”レベルに変化する際にはＰチャネルMOS
トランジスタ20の電流駆動によってその立上がり遅延が
決定され、”Ｈ”レベルから”Ｌ”レベルに変化する際
にはＰチャネルMOS トランジスタ20には拘わらずに伝送
路の浮遊容量及びプルダウン抵抗34にて立下がり遅延が
決定される。
【００２８】なお、第３差動コンパレータ26が接続する
BUS-ライン12に関しても極性が異なるのみで図30に示さ
れているのと同様の現象が生じる。
BUS-ライン12に関しても極性が異なるのみで図30に示さ
れているのと同様の現象が生じる。
【００２９】ここで、BUS+ライン11の浮遊容量がBUS-ラ
イン12の浮遊容量に比してより大きい場合、図29に示さ
れているように、BUS+ライン11が”Ｈ”レベルから”
Ｌ”レベルになるにはBUS-ライン12が”Ｌ”レベルか
ら”Ｈ”レベルになるのに比してより長い時間が必要に
なる。図29に示されているように、第１差動コンパレー
タ24の出力信号241 の波形の立上がり遅延を40a,立下が
り遅延を41a とし、図30に示されているように、第２差
動コンパレータ25の出力信号251 の波形の立上がり遅延
を40b,立下がり遅延を41b とする。
イン12の浮遊容量に比してより大きい場合、図29に示さ
れているように、BUS+ライン11が”Ｈ”レベルから”
Ｌ”レベルになるにはBUS-ライン12が”Ｌ”レベルか
ら”Ｈ”レベルになるのに比してより長い時間が必要に
なる。図29に示されているように、第１差動コンパレー
タ24の出力信号241 の波形の立上がり遅延を40a,立下が
り遅延を41a とし、図30に示されているように、第２差
動コンパレータ25の出力信号251 の波形の立上がり遅延
を40b,立下がり遅延を41b とする。
【００３０】この場合、両立上がり遅延40a, 40bに関し
ては、ＰチャネルMOS トランジスタ20, 21の電流駆動能
力を強くすることによって伝送路の浮遊容量に対する影
響を小さくすることが可能である。しかし、立下がり遅
延41a, 41bに関しては浮遊容量の影響を受け、図29及び
図30に示されているように、BUS+ライン11は立下がりの
時間が長くなる。そして、差動コンパレータ24, 25の出
力信号241, 251の波形を見ると、第１差動コンパレータ
24の出力信号241 の波形の立上がり遅延41a よりも第２
差動コンパレータ25の出力信号251 の波形の立上がり遅
延41b の方が大きくなっている。これは、第２差動コン
パレータ25のリファレンス電源23の電圧V23 がVDD/2 に
固定されていることに起因する。
ては、ＰチャネルMOS トランジスタ20, 21の電流駆動能
力を強くすることによって伝送路の浮遊容量に対する影
響を小さくすることが可能である。しかし、立下がり遅
延41a, 41bに関しては浮遊容量の影響を受け、図29及び
図30に示されているように、BUS+ライン11は立下がりの
時間が長くなる。そして、差動コンパレータ24, 25の出
力信号241, 251の波形を見ると、第１差動コンパレータ
24の出力信号241 の波形の立上がり遅延41a よりも第２
差動コンパレータ25の出力信号251 の波形の立上がり遅
延41b の方が大きくなっている。これは、第２差動コン
パレータ25のリファレンス電源23の電圧V23 がVDD/2 に
固定されていることに起因する。
【００３１】
【発明が解決しようとする課題】以上に説明したよう
に、従来の２線式共通回線の伝送ラインを用いてデータ
を送受信する通信網においては、片線バックアップ状態
時には、第２差動コンパレータ25または第３差動コンパ
レータ26の出力が選択されるために伝送路の浮遊容量に
よる影響を受け易く、データ転送が高速になればなるほ
どこの遅延が無視出来なくなるという問題が生じる。従
って、２線式共通回線においては可能な限り片線通信を
行なわないようにすることが要求される。
に、従来の２線式共通回線の伝送ラインを用いてデータ
を送受信する通信網においては、片線バックアップ状態
時には、第２差動コンパレータ25または第３差動コンパ
レータ26の出力が選択されるために伝送路の浮遊容量に
よる影響を受け易く、データ転送が高速になればなるほ
どこの遅延が無視出来なくなるという問題が生じる。従
って、２線式共通回線においては可能な限り片線通信を
行なわないようにすることが要求される。
【００３２】本発明はこのような事情に鑑みてなされた
ものであり、一方の伝送路にエラーが発生していること
が検出された場合に、その後に直ちに出力ゲートをディ
スイネーブルにはせずに自ノードが一旦送信した後に自
ノードの送出したデータにおいても伝送路エラーが検出
されるか否かを判断することにより実際には伝送路にエ
ラーが発生していないにも拘わらずエラーを検出した状
態になることを回避し得るようにする。また、自ノード
がエラーを検出していることを他の全てのノードに知ら
せることにより、更に送信開始(SOF) 区間において伝送
路エラーを検出したか否かを判断し、差動コンパレータ
を選択することにより、徒に片線通信には移行せずに、
また現実に伝送路にエラーが発生した場合には可及的速
やかにそれを検出して通信の信頼性を向上させた通信制
御装置の提供を目的とする。
ものであり、一方の伝送路にエラーが発生していること
が検出された場合に、その後に直ちに出力ゲートをディ
スイネーブルにはせずに自ノードが一旦送信した後に自
ノードの送出したデータにおいても伝送路エラーが検出
されるか否かを判断することにより実際には伝送路にエ
ラーが発生していないにも拘わらずエラーを検出した状
態になることを回避し得るようにする。また、自ノード
がエラーを検出していることを他の全てのノードに知ら
せることにより、更に送信開始(SOF) 区間において伝送
路エラーを検出したか否かを判断し、差動コンパレータ
を選択することにより、徒に片線通信には移行せずに、
また現実に伝送路にエラーが発生した場合には可及的速
やかにそれを検出して通信の信頼性を向上させた通信制
御装置の提供を目的とする。
【００３３】
【課題を解決するための手段】本発明の通信制御装置
は、一方の伝送路に回線エラーが発生していることが検
出された場合に、その後に直ちに出力ゲートをディスイ
ネーブルにはせずに自ノードからエラー検出用のデータ
を一旦送信した後に自ノードが送出したエラー検出デー
タに対しても伝送路エラーが検出されるか否かを判断す
るエラー検出手段を備えている。
は、一方の伝送路に回線エラーが発生していることが検
出された場合に、その後に直ちに出力ゲートをディスイ
ネーブルにはせずに自ノードからエラー検出用のデータ
を一旦送信した後に自ノードが送出したエラー検出デー
タに対しても伝送路エラーが検出されるか否かを判断す
るエラー検出手段を備えている。
【００３４】また本発明の通信制御装置は、自ノードが
回線エラーを検出している場合にはそのことを示すエラ
ー通知用データを他の全てのノードに送信する制御手段
を備えている。
回線エラーを検出している場合にはそのことを示すエラ
ー通知用データを他の全てのノードに送信する制御手段
を備えている。
【００３５】また本発明の通信制御装置は、どのノード
で回線エラーが検出されているかを記憶する記憶手段を
備えており、そのノードからデータを受信した場合には
そのまま受信し、他のノードからデータを受信した場合
には自ノードで回線エラーの検出を行なう制御信号を備
えている。
で回線エラーが検出されているかを記憶する記憶手段を
備えており、そのノードからデータを受信した場合には
そのまま受信し、他のノードからデータを受信した場合
には自ノードで回線エラーの検出を行なう制御信号を備
えている。
【００３６】また本発明の通信制御装置は、自ノードが
回線エラーを検出しなかった場合にはそのことを示すエ
ラー通知用データを他の全てのノードに送信する制御手
段を備えている。
回線エラーを検出しなかった場合にはそのことを示すエ
ラー通知用データを他の全てのノードに送信する制御手
段を備えている。
【００３７】また本発明の通信制御装置は、自ノードが
回線エラーを検出している場合にはそのことを示すエラ
ー通知用データを、自ノードが回線エラーを検出しなか
った場合にはそのことを示すエラー通知用データをそれ
ぞれ他の全てのノードに送信する制御手段を備えてい
る。
回線エラーを検出している場合にはそのことを示すエラ
ー通知用データを、自ノードが回線エラーを検出しなか
った場合にはそのことを示すエラー通知用データをそれ
ぞれ他の全てのノードに送信する制御手段を備えてい
る。
【００３８】また本発明の通信制御装置は、エラー検出
手段がデータの送信開始(SOF) 区間において回線エラー
を検出するエラー検出手段を備えている。
手段がデータの送信開始(SOF) 区間において回線エラー
を検出するエラー検出手段を備えている。
【００３９】
【作用】本発明の通信制御装置では、一方の伝送路にエ
ラーが発生していることが検出された場合に、その後に
直ちに出力ゲートをディスイネーブルにはせずに自ノー
ドが一旦エラー検出用のデータを送信してそれによって
も回線エラーが検出されるか否かがエラー検出手段によ
り判断される。
ラーが発生していることが検出された場合に、その後に
直ちに出力ゲートをディスイネーブルにはせずに自ノー
ドが一旦エラー検出用のデータを送信してそれによって
も回線エラーが検出されるか否かがエラー検出手段によ
り判断される。
【００４０】また本発明の通信制御装置では、自ノード
が回線エラーを検出している場合にはそのことを示すエ
ラー通知用データが制御信号により他の全てのノードに
送信される。
が回線エラーを検出している場合にはそのことを示すエ
ラー通知用データが制御信号により他の全てのノードに
送信される。
【００４１】また本発明の通信制御装置では、どのノー
ドで回線エラーが検出されているかが記憶されており、
回線エラーを検出しているノードからはデータがそのま
ま受信され、他のノードからデータが受信された場合に
は自ノードで回線エラーの検出が行なわれる。
ドで回線エラーが検出されているかが記憶されており、
回線エラーを検出しているノードからはデータがそのま
ま受信され、他のノードからデータが受信された場合に
は自ノードで回線エラーの検出が行なわれる。
【００４２】また本発明の通信制御装置では、自ノード
が回線エラーを検出しなかった場合にはそのことを示す
エラー通知用データが他の全てのノードに制御手段によ
り送信されることにより、回線エラーを検出したノード
が判明する。
が回線エラーを検出しなかった場合にはそのことを示す
エラー通知用データが他の全てのノードに制御手段によ
り送信されることにより、回線エラーを検出したノード
が判明する。
【００４３】また本発明の通信制御装置では、回線エラ
ーを検出しているノードからはそのことを示すエラー通
知用データが、回線エラーを検出しなかったノードから
はそのことを示すエラー通知用データがそれぞれ他の全
てのノードに送信される。
ーを検出しているノードからはそのことを示すエラー通
知用データが、回線エラーを検出しなかったノードから
はそのことを示すエラー通知用データがそれぞれ他の全
てのノードに送信される。
【００４４】また本発明の通信制御装置では、データの
送信開始(SOF) 区間において回線エラーがエラー検出手
段により検出される。
送信開始(SOF) 区間において回線エラーがエラー検出手
段により検出される。
【００４５】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。 〔実施例１〕まず、図１のブロック図を参照して本発明
の通信制御装置の実施例１の送受信回路の構成例につい
て説明する。
いて詳述する。 〔実施例１〕まず、図１のブロック図を参照して本発明
の通信制御装置の実施例１の送受信回路の構成例につい
て説明する。
【００４６】図１において、参照符号11, 12は前述の図
22に示されている第１のラインとしてのBUS+ライン, 第
２のラインとしてのBUS-ラインであり、これらの両ライ
ン11, 12に参照符号Ｎにて示されている同一構成のノー
ド、即ち本発明の通信制御装置が複数接続されている。
22に示されている第１のラインとしてのBUS+ライン, 第
２のラインとしてのBUS-ラインであり、これらの両ライ
ン11, 12に参照符号Ｎにて示されている同一構成のノー
ド、即ち本発明の通信制御装置が複数接続されている。
【００４７】参照符号16は第１の記憶手段としての送信
バッファメモリであり、送信すべきデータが格納されて
いる。この送信バッファメモリ16内には、前述した図23
に示されている送信フレーム10を構成する優先コード
２, 相手アドレス３及びデータ領域５の各データが格納
されている。
バッファメモリであり、送信すべきデータが格納されて
いる。この送信バッファメモリ16内には、前述した図23
に示されている送信フレーム10を構成する優先コード
２, 相手アドレス３及びデータ領域５の各データが格納
されている。
【００４８】送信バッファメモリ16に格納されているデ
ータは後述する送信フレーム組み立て手段としての送信
フレーム組み立て回路17により図23に示されているよう
な送信フレーム10に組み立てられて送出される。そし
て、参照符号18にて示されているNANDゲートと20にて示
されている第１の信号出力手段としてのＰチャネルMOS
トランジスタとを介してBUS+ライン11に正転データが送
出され、また参照符号19にて示されている ANDゲートと
21にて示されている第２の信号出力手段としてのＮチャ
ネルMOS トランジスタとを介してBUS-ライン12へ反転デ
ータが送出される。即ち、BUS+ライン11とBUS-ライン12
とは常時相反する極性の波形になる。
ータは後述する送信フレーム組み立て手段としての送信
フレーム組み立て回路17により図23に示されているよう
な送信フレーム10に組み立てられて送出される。そし
て、参照符号18にて示されているNANDゲートと20にて示
されている第１の信号出力手段としてのＰチャネルMOS
トランジスタとを介してBUS+ライン11に正転データが送
出され、また参照符号19にて示されている ANDゲートと
21にて示されている第２の信号出力手段としてのＮチャ
ネルMOS トランジスタとを介してBUS-ライン12へ反転デ
ータが送出される。即ち、BUS+ライン11とBUS-ライン12
とは常時相反する極性の波形になる。
【００４９】ところで、ＰチャネルMOS トランジスタ20
はソースが電源電圧VDD に、ゲートがNANDゲート18の出
力端子に、ドレインがBUS+ライン11に接続されると共に
プルダウン抵抗34を介して接地されている。また、Ｎチ
ャネルMOS トランジスタ21はソースが接地電圧GND に、
ゲートが ANDゲート19の出力端子に、ドレインがBUS+ラ
イン11に接続されると共にプルアップ抵抗35を介して電
源電圧VDD に接続されている。
はソースが電源電圧VDD に、ゲートがNANDゲート18の出
力端子に、ドレインがBUS+ライン11に接続されると共に
プルダウン抵抗34を介して接地されている。また、Ｎチ
ャネルMOS トランジスタ21はソースが接地電圧GND に、
ゲートが ANDゲート19の出力端子に、ドレインがBUS+ラ
イン11に接続されると共にプルアップ抵抗35を介して電
源電圧VDD に接続されている。
【００５０】ここで、ＰチャネルMOS トランジスタ20及
びＮチャネルMOS トランジスタ21のドレイン側を出力と
している理由は、前述の従来例と同様に、伝送路の専有
権を決定する優先コード２により通信の衝突を検出する
ためである。即ち、複数のノードが同時に送信を開始し
た場合、両トランジスタ20, 21をより長くオンさせてい
た送信ノードの波形が伝送路に現れることにより、伝送
路を使用する権利を得ることになる。なお、この優先制
御に関しては本発明の主題とするところではないので、
これ以上の説明は行なわない。
びＮチャネルMOS トランジスタ21のドレイン側を出力と
している理由は、前述の従来例と同様に、伝送路の専有
権を決定する優先コード２により通信の衝突を検出する
ためである。即ち、複数のノードが同時に送信を開始し
た場合、両トランジスタ20, 21をより長くオンさせてい
た送信ノードの波形が伝送路に現れることにより、伝送
路を使用する権利を得ることになる。なお、この優先制
御に関しては本発明の主題とするところではないので、
これ以上の説明は行なわない。
【００５１】ここで、送信フレーム組み立て回路17の構
成について、その周辺に位置する送信バッファメモリ1
6, 第２の記憶手段としてのエラー検出フレームバッフ
ァ32及び制御信号としてのシーケンスコントロール回路
31との関係を含めて図２のブロック図を参照して説明す
る。なお、図３はエラー検出フレームバッファ32に格納
されているエラー検出時に送信すべきデータ32a を示す
模式図である。
成について、その周辺に位置する送信バッファメモリ1
6, 第２の記憶手段としてのエラー検出フレームバッフ
ァ32及び制御信号としてのシーケンスコントロール回路
31との関係を含めて図２のブロック図を参照して説明す
る。なお、図３はエラー検出フレームバッファ32に格納
されているエラー検出時に送信すべきデータ32a を示す
模式図である。
【００５２】図２において、送信フレーム組み立て回路
17内の参照符号171 は送信データセレクタである。この
送信データセレクタ171 には前述の送信バッファメモリ
16に格納されている送信すべきデータ16a と、後述する
エラー検出フレームバッファ32に格納されているエラー
検出時に送信すべきデータ32a とが入力される。なお、
エラー検出フレームバッファ32に格納されているデータ
32a は、図３に示されているように、優先コード２, 相
手アドレス３及び自己アドレス４である。送信データセ
レクタ171 はこれらのデータ列16a, 32aの内のいずれか
を選択してPtoSシフトレジスタ172 へ出力する。
17内の参照符号171 は送信データセレクタである。この
送信データセレクタ171 には前述の送信バッファメモリ
16に格納されている送信すべきデータ16a と、後述する
エラー検出フレームバッファ32に格納されているエラー
検出時に送信すべきデータ32a とが入力される。なお、
エラー検出フレームバッファ32に格納されているデータ
32a は、図３に示されているように、優先コード２, 相
手アドレス３及び自己アドレス４である。送信データセ
レクタ171 はこれらのデータ列16a, 32aの内のいずれか
を選択してPtoSシフトレジスタ172 へ出力する。
【００５３】PtoSシフトレジスタ172 は送信データセレ
クタ171 から出力されるパラレルデータをシリアルデー
タに変換するシフトレジスタである。PtoSシフトレジス
タ172 によって変換されたシリアルデータは PWM部173
により図24に示されているようなビットフォーマットに
変換される。
クタ171 から出力されるパラレルデータをシリアルデー
タに変換するシフトレジスタである。PtoSシフトレジス
タ172 によって変換されたシリアルデータは PWM部173
により図24に示されているようなビットフォーマットに
変換される。
【００５４】また、参照符号174 は送信マーク発生部で
あり、送信マーク(SOF) １を発生してセレクタ175 へ信
号17e として出力する。セレクタ175 は送信マーク発生
部174 により発生された送信マーク(SOF) １のパターン
と前述の如く PWM部173 により変調されたビットパター
ンとのいずれかを選択してNANDゲート18及び ANDゲート
19へ出力する。
あり、送信マーク(SOF) １を発生してセレクタ175 へ信
号17e として出力する。セレクタ175 は送信マーク発生
部174 により発生された送信マーク(SOF) １のパターン
と前述の如く PWM部173 により変調されたビットパター
ンとのいずれかを選択してNANDゲート18及び ANDゲート
19へ出力する。
【００５５】なお、送信フレーム組み立て回路17は、シ
ーケンスコントロール回路31から与えられている送信ス
タートフラグ31e が有意になった場合に、全ての構成要
素に起動がかけられ、送信マーク発生部174 はSOF １を
発生する。
ーケンスコントロール回路31から与えられている送信ス
タートフラグ31e が有意になった場合に、全ての構成要
素に起動がかけられ、送信マーク発生部174 はSOF １を
発生する。
【００５６】また、セレクタ175 はシーケンスコントロ
ール回路31からセレクタコントロール信号31b が与えら
れることにより送信マーク発生部174 から信号17e とし
て出力されているSOF １を選択してNANDゲート18及び A
NDゲート19へ出力する。
ール回路31からセレクタコントロール信号31b が与えら
れることにより送信マーク発生部174 から信号17e とし
て出力されているSOF １を選択してNANDゲート18及び A
NDゲート19へ出力する。
【００５７】また、送信データセレクタ171 は、後述す
るシーケンスコントロール回路31から与えられている送
信データセレクト信号31a が”Ｈ”レベルである場合
に、送信データとしてエラー検出フレームバッファ32に
格納されている図３の如きデータ32a を選択してPtoSシ
フトレジスタ172 へ出力する。
るシーケンスコントロール回路31から与えられている送
信データセレクト信号31a が”Ｈ”レベルである場合
に、送信データとしてエラー検出フレームバッファ32に
格納されている図３の如きデータ32a を選択してPtoSシ
フトレジスタ172 へ出力する。
【００５８】このような構成の送信フレーム組み立て回
路17の基本的な動作について、図４のタイミングチャー
トを参照して説明する。図４において、送信フレーム組
み立て回路17内の送信データセレクタ171 は、シーケン
スコントロール回路31から与えられる送信データセレク
ト信号31a により送信バッファメモリ16のデータを選択
しているとして以下の説明を行なう。
路17の基本的な動作について、図４のタイミングチャー
トを参照して説明する。図４において、送信フレーム組
み立て回路17内の送信データセレクタ171 は、シーケン
スコントロール回路31から与えられる送信データセレク
ト信号31a により送信バッファメモリ16のデータを選択
しているとして以下の説明を行なう。
【００５９】まず、返信すべきデータが送信バッファメ
モリ16に書き込まれた時点T11 で参照符号31c にて示さ
れている送信バッファフル信号が”Ｈ”レベルに立ち上
がってシーケンスコントロール回路31に入力される。そ
して、送信すべきタイミングT12 において発生した送信
許可フラグ31d が外部からシーケンスコントロール回路
31に入力される。シーケンスコントロール回路31は上述
の送信バッファフル信号31c が入力されることと送信許
可フラグ31d が入力されることとに応じて送信の開始を
示す送信スタートフラグ31e を時点T12 で発生する。こ
の送信スタートフラグ31e の発生により、送信フレーム
組み立て回路17の全ての構成要素に起動がかけられる。
モリ16に書き込まれた時点T11 で参照符号31c にて示さ
れている送信バッファフル信号が”Ｈ”レベルに立ち上
がってシーケンスコントロール回路31に入力される。そ
して、送信すべきタイミングT12 において発生した送信
許可フラグ31d が外部からシーケンスコントロール回路
31に入力される。シーケンスコントロール回路31は上述
の送信バッファフル信号31c が入力されることと送信許
可フラグ31d が入力されることとに応じて送信の開始を
示す送信スタートフラグ31e を時点T12 で発生する。こ
の送信スタートフラグ31e の発生により、送信フレーム
組み立て回路17の全ての構成要素に起動がかけられる。
【００６０】送信フレーム組み立て回路17の全ての構成
要素に起動がかけられたことにより、送信マーク発生部
174 が発生した送信開始マーク(SOF) １が信号17e とし
てセレクタ175 に入力されると共に、送信バッファメモ
リ16に与えられたアドレスに対応する１バイト分の送信
データ列がPtoSロード信号17a によりPtoSシフトレジス
タ172 に取り込まれる。
要素に起動がかけられたことにより、送信マーク発生部
174 が発生した送信開始マーク(SOF) １が信号17e とし
てセレクタ175 に入力されると共に、送信バッファメモ
リ16に与えられたアドレスに対応する１バイト分の送信
データ列がPtoSロード信号17a によりPtoSシフトレジス
タ172 に取り込まれる。
【００６１】この時点で、セレクタ175 はシーケンスコ
ントロール回路31から与えられているセレクタコントロ
ール信号31b により送信マーク発生部174 から信号17e
として出力されているSOF １を選択する。このため、SO
F １はセレクタ175 を介して信号17f として送信フレー
ム組み立て回路17から送出される。
ントロール回路31から与えられているセレクタコントロ
ール信号31b により送信マーク発生部174 から信号17e
として出力されているSOF １を選択する。このため、SO
F １はセレクタ175 を介して信号17f として送信フレー
ム組み立て回路17から送出される。
【００６２】そして、SOF １が送信フレーム組み立て回
路17から出力された時点T13 で、シーケンスコントロー
ル回路31はセレクタ175 に与えているセレクタコントロ
ール信号31b を PWM部173 の出力(PWM出力17d)を選択す
るように切り換えると共に、PtoSシフトレジスタ172 に
PtoSシフトクロック17b が入力される。このPtoSシフト
クロック17b の”Ｈ”レベルの立上がりをトリガとして
PtoSシフトレジスタ172 はシフト動作を行ない、送信バ
ッファメモリ16から取り込んだ１バイトの返信データ列
の内のまず最上位の出力ビットデータ(7) をPtoSシフト
レジスタ出力17c として出力する。
路17から出力された時点T13 で、シーケンスコントロー
ル回路31はセレクタ175 に与えているセレクタコントロ
ール信号31b を PWM部173 の出力(PWM出力17d)を選択す
るように切り換えると共に、PtoSシフトレジスタ172 に
PtoSシフトクロック17b が入力される。このPtoSシフト
クロック17b の”Ｈ”レベルの立上がりをトリガとして
PtoSシフトレジスタ172 はシフト動作を行ない、送信バ
ッファメモリ16から取り込んだ１バイトの返信データ列
の内のまず最上位の出力ビットデータ(7) をPtoSシフト
レジスタ出力17c として出力する。
【００６３】以下、PtoSシフトレジスタ172 はPtoSシフ
トクロック17b の”Ｈ”レベルの立上がりをトリガとし
て順次シフト動作を行なうことにより、１バイトの返信
データ列の第２位の出力ビットデータ(6) 〜最下位の出
力ビットデータ列(0) までをPtoSシフトレジスタ出力17
c として順次シリアルデータに変換して出力する。この
PtoSシフトレジスタ出力17c は PWM部173 により PWM変
調された PWM出力17dとしてセレクタ175 から順次出力
される。図１において、参照符号24, 25, 26はいずれも
差動コンパレータであり、伝送路11, 12上のデータ波形
は受信時にはこれらの差動コンパレータ24, 25, 26に入
力される。
トクロック17b の”Ｈ”レベルの立上がりをトリガとし
て順次シフト動作を行なうことにより、１バイトの返信
データ列の第２位の出力ビットデータ(6) 〜最下位の出
力ビットデータ列(0) までをPtoSシフトレジスタ出力17
c として順次シリアルデータに変換して出力する。この
PtoSシフトレジスタ出力17c は PWM部173 により PWM変
調された PWM出力17dとしてセレクタ175 から順次出力
される。図１において、参照符号24, 25, 26はいずれも
差動コンパレータであり、伝送路11, 12上のデータ波形
は受信時にはこれらの差動コンパレータ24, 25, 26に入
力される。
【００６４】第１差動コンパレータ24には、BUS+ライン
11から＋側入力端子に、BUS-ライン12から−側入力端子
にそれぞれ信号が入力されている。また、第２差動コン
パレータ25にはBUS+ライン11から＋側入力端子にのみ、
第３差動コンパレータ26にはBUS-ライン12から−側入力
端子にのみ信号が入力され、それぞれの−側入力端子に
はリファレンス電圧23として電源電圧VDD の1/2 の電圧
(VDD/2) が入力されている。なお、各差動コンパレータ
24, 25, 26の出力信号241, 251, 261 は受信データ選択
手段としてのセレクタ27に入力されている。
11から＋側入力端子に、BUS-ライン12から−側入力端子
にそれぞれ信号が入力されている。また、第２差動コン
パレータ25にはBUS+ライン11から＋側入力端子にのみ、
第３差動コンパレータ26にはBUS-ライン12から−側入力
端子にのみ信号が入力され、それぞれの−側入力端子に
はリファレンス電圧23として電源電圧VDD の1/2 の電圧
(VDD/2) が入力されている。なお、各差動コンパレータ
24, 25, 26の出力信号241, 251, 261 は受信データ選択
手段としてのセレクタ27に入力されている。
【００６５】セレクタ27は、通常は第１差動コンパレー
タ24の出力信号241 を受信データ解読手段としての受信
フレーム解読回路28へ出力する。BUS-ライン11が異常な
場合には第２差動コンパレータ25の出力信号251 が、BU
S+ライン12が異常な場合には第３差動コンパレータ26の
出力信号261 がそれぞれ受信フレーム解読回路28へ出力
される。受信フレーム解読回路28は、第１乃至第３差動
コンパレータ24, 25,26及びセレクタ27を介して受信し
たデータの復調, 受信エラーの有無の検出等の処理を行
ない、受信バッファメモリ29に格納する。
タ24の出力信号241 を受信データ解読手段としての受信
フレーム解読回路28へ出力する。BUS-ライン11が異常な
場合には第２差動コンパレータ25の出力信号251 が、BU
S+ライン12が異常な場合には第３差動コンパレータ26の
出力信号261 がそれぞれ受信フレーム解読回路28へ出力
される。受信フレーム解読回路28は、第１乃至第３差動
コンパレータ24, 25,26及びセレクタ27を介して受信し
たデータの復調, 受信エラーの有無の検出等の処理を行
ない、受信バッファメモリ29に格納する。
【００６６】次に、セレクタ27, 受信フレーム解読回路
28及びその周辺の構成について、図５の回路図及びブロ
ック図を参照して説明する。
28及びその周辺の構成について、図５の回路図及びブロ
ック図を参照して説明する。
【００６７】セレクタ27はシーケンスコントロール回路
31から与えられるセレクタコントロール信号311(27a, 2
7b, 27c)に応じて差動コンパレータ24, 25, 26のいずれ
かの出力信号241, 251, 261 を選択した信号27d を受信
フレーム解読回路28へ出力する。
31から与えられるセレクタコントロール信号311(27a, 2
7b, 27c)に応じて差動コンパレータ24, 25, 26のいずれ
かの出力信号241, 251, 261 を選択した信号27d を受信
フレーム解読回路28へ出力する。
【００６８】具体的には、第２差動コンパレータ25の出
力信号251 とシーケンスコントロール回路31から出力さ
れるセレクタコントロール信号27a とが ANDゲート272
に入力され、第１差動コンパレータ24の出力信号241 と
シーケンスコントロール回路31から出力されるセレクタ
コントロール信号27b とが ANDゲート273 に入力され、
第３差動コンパレータ26の出力信号261 をインバータ27
5 で反転した信号とシーケンスコントロール回路31から
出力されるセレクタコントロール信号27c とがANDゲー
ト274 に入力される。そして、 ANDゲート272, 273, 27
4 の出力信号がORゲート271 に入力されており、このOR
ゲート271 の出力信号がセレクタ27の出力信号27d とし
て受信フレーム解読回路28に入力されている。
力信号251 とシーケンスコントロール回路31から出力さ
れるセレクタコントロール信号27a とが ANDゲート272
に入力され、第１差動コンパレータ24の出力信号241 と
シーケンスコントロール回路31から出力されるセレクタ
コントロール信号27b とが ANDゲート273 に入力され、
第３差動コンパレータ26の出力信号261 をインバータ27
5 で反転した信号とシーケンスコントロール回路31から
出力されるセレクタコントロール信号27c とがANDゲー
ト274 に入力される。そして、 ANDゲート272, 273, 27
4 の出力信号がORゲート271 に入力されており、このOR
ゲート271 の出力信号がセレクタ27の出力信号27d とし
て受信フレーム解読回路28に入力されている。
【００６９】受信フレーム解読回路28中の参照符号281
はディジタルフィルタであり、セレクタ27の出力信号27
d を入力してノイズ等をフィルタリングする。ディジタ
ルフィルタ281 の出力信号28a はPWDM部282 に入力され
てパルス幅復調される。PWDM部282 によりパルス幅復調
されたデータ28b はStoPシフトレジスタ283 に入力され
てパラレルデータに変換され、信号28c として第３の記
憶手段としてのエラーノードアドレスメモリ33及び受信
バッファメモリ29へ出力される。
はディジタルフィルタであり、セレクタ27の出力信号27
d を入力してノイズ等をフィルタリングする。ディジタ
ルフィルタ281 の出力信号28a はPWDM部282 に入力され
てパルス幅復調される。PWDM部282 によりパルス幅復調
されたデータ28b はStoPシフトレジスタ283 に入力され
てパラレルデータに変換され、信号28c として第３の記
憶手段としてのエラーノードアドレスメモリ33及び受信
バッファメモリ29へ出力される。
【００７０】エラーノードアドレスメモリ33にアドレス
入力33a 及び書き込み信号33b が入力されると、上述の
StoPシフトレジスタ283 によってパラレル変換されたデ
ータ28c がエラーノードアドレスメモリ33に格納され、
受信バッファメモリ29にアドレス入力29a 及び書き込み
信号29b が入力されると、上述のStoPシフトレジスタ28
3 によってパラレル変換されたデータ28c が受信バッフ
ァメモリ29に格納される。
入力33a 及び書き込み信号33b が入力されると、上述の
StoPシフトレジスタ283 によってパラレル変換されたデ
ータ28c がエラーノードアドレスメモリ33に格納され、
受信バッファメモリ29にアドレス入力29a 及び書き込み
信号29b が入力されると、上述のStoPシフトレジスタ28
3 によってパラレル変換されたデータ28c が受信バッフ
ァメモリ29に格納される。
【００７１】次に、図６及び図７のタイミングチャート
を参照して受信フレーム解読回路28の動作について説明
する。なお、図６と図７とは本来は一枚のタイミングチ
ャートである。
を参照して受信フレーム解読回路28の動作について説明
する。なお、図６と図７とは本来は一枚のタイミングチ
ャートである。
【００７２】第１差動コンパレータ24にはBUS+ライン波
形111 及びBUS-ライン波形121 が入力され、出力信号24
1 を出力する。第２差動コンパレータ25にはBUS+ライン
波形111 及びリファレンス電圧23が入力され、出力信号
251 を出力する。第３差動コンパレータ26にはBUS-ライ
ン波形121 及びリファレンス電圧23が入力され、出力信
号261 を出力する。これらの各差動コンパレータ24, 2
5, 26の出力信号241, 251, 261 はセレクタ27に入力さ
れる。
形111 及びBUS-ライン波形121 が入力され、出力信号24
1 を出力する。第２差動コンパレータ25にはBUS+ライン
波形111 及びリファレンス電圧23が入力され、出力信号
251 を出力する。第３差動コンパレータ26にはBUS-ライ
ン波形121 及びリファレンス電圧23が入力され、出力信
号261 を出力する。これらの各差動コンパレータ24, 2
5, 26の出力信号241, 251, 261 はセレクタ27に入力さ
れる。
【００７３】図６には示されていないが、この時点でシ
ーケンスコントロール回路31からセレクタ27に入力され
るセレクタコントロール信号311 の内の27b が”Ｈ”レ
ベルに、27a 及び27c はいずれも”Ｌ”レベルになって
おり、セレクタ27は第１差動コンパレータ24の出力信号
241 を選択して出力信号27d として示されている信号波
形を受信フレーム解読回路28へ出力する。
ーケンスコントロール回路31からセレクタ27に入力され
るセレクタコントロール信号311 の内の27b が”Ｈ”レ
ベルに、27a 及び27c はいずれも”Ｌ”レベルになって
おり、セレクタ27は第１差動コンパレータ24の出力信号
241 を選択して出力信号27d として示されている信号波
形を受信フレーム解読回路28へ出力する。
【００７４】ディジタルフィルタ281 は、セレクタ27か
らの出力信号27d をサンプリングクロック28f に従って
フィルタリング処理したディジタルフィルタ出力信号28
a を発生してPWDM部282 に入力する。そして、PWDM部28
2 はディジタルフィルタ出力信号28a の立上がりエッジ
により生成されるパルス28h を第１Timeの開始パルスと
してPWDMサンプリングクロック28g に従って信号28a を
サンプリングすることにより、第１，第２，第３，第４
クロックまでが”Ｈ”レベルで第５及び第６クロック
が”Ｌ”レベルであればディジタルフィルタ281 から与
えられた信号28aがSOF １であると判断する。また、次
の立上がりエッジ検出から第１，第２クロックまでが”
Ｈ”レベルで第３クロックが”Ｌ”レベルであればビッ
ト”０”であると判断し、第１クロックが”Ｈ”レベル
で第２，第３クロックが”Ｌ”レベルであればビット”
１”であると判断する。そして、PWDM部282 は判断した
結果を復調シリアルデータ28b として次段のStoPシフト
レジスタ283 へ出力する。
らの出力信号27d をサンプリングクロック28f に従って
フィルタリング処理したディジタルフィルタ出力信号28
a を発生してPWDM部282 に入力する。そして、PWDM部28
2 はディジタルフィルタ出力信号28a の立上がりエッジ
により生成されるパルス28h を第１Timeの開始パルスと
してPWDMサンプリングクロック28g に従って信号28a を
サンプリングすることにより、第１，第２，第３，第４
クロックまでが”Ｈ”レベルで第５及び第６クロック
が”Ｌ”レベルであればディジタルフィルタ281 から与
えられた信号28aがSOF １であると判断する。また、次
の立上がりエッジ検出から第１，第２クロックまでが”
Ｈ”レベルで第３クロックが”Ｌ”レベルであればビッ
ト”０”であると判断し、第１クロックが”Ｈ”レベル
で第２，第３クロックが”Ｌ”レベルであればビット”
１”であると判断する。そして、PWDM部282 は判断した
結果を復調シリアルデータ28b として次段のStoPシフト
レジスタ283 へ出力する。
【００７５】StoPシフトレジスタ283 はPWDM部282 から
出力される復調シリアルデータ28bをシフトクロック28d
に基づいて取り込み、図７に参照符号281 にて示され
ているようなデータシフトを行なう。ここで、参照符号
281 はStoPシフトレジスタ283 内の初段のレジスタの内
容を示す。
出力される復調シリアルデータ28bをシフトクロック28d
に基づいて取り込み、図７に参照符号281 にて示され
ているようなデータシフトを行なう。ここで、参照符号
281 はStoPシフトレジスタ283 内の初段のレジスタの内
容を示す。
【００７６】図示はされていないが、StoPシフトレジス
タ283 に１バイト分のデータが格納されるとパラレルデ
ータ出力28c として出力される。そして、エラーノード
アドレスメモリ33にアドレス33a 及び書き込み信号入力
33b が与えられた場合はStoPシフトレジスタ283 から出
力されたパラレルデータ出力28c がエラーノードアドレ
スメモリ33のアドレス33a に対応する位置に、受信バッ
ファメモリ29にアドレス29a 及び書き込み信号入力29b
が与えられた場合はStoPシフトレジスタ283 から出力さ
れたパラレルデータ出力28c が受信バッファメモリ29の
アドレス29a に対応する位置にそれぞれ格納される。
タ283 に１バイト分のデータが格納されるとパラレルデ
ータ出力28c として出力される。そして、エラーノード
アドレスメモリ33にアドレス33a 及び書き込み信号入力
33b が与えられた場合はStoPシフトレジスタ283 から出
力されたパラレルデータ出力28c がエラーノードアドレ
スメモリ33のアドレス33a に対応する位置に、受信バッ
ファメモリ29にアドレス29a 及び書き込み信号入力29b
が与えられた場合はStoPシフトレジスタ283 から出力さ
れたパラレルデータ出力28c が受信バッファメモリ29の
アドレス29a に対応する位置にそれぞれ格納される。
【００７７】図１において、参照符号30にて示されてい
るエラー検出手段としての伝送路エラー検出回路は、BU
S+ライン11とBUS-ライン12とから信号が入力されてお
り、いずれかのラインが動作していない場合にエラーを
検出してエラー信号30a, 30bを出力してシーケンスコン
トロール回路31に与える。この伝送路エラー検出回路30
によるエラー検出の判断は種々の条件により行なわれる
が、本発明の主題ではないので省略する。
るエラー検出手段としての伝送路エラー検出回路は、BU
S+ライン11とBUS-ライン12とから信号が入力されてお
り、いずれかのラインが動作していない場合にエラーを
検出してエラー信号30a, 30bを出力してシーケンスコン
トロール回路31に与える。この伝送路エラー検出回路30
によるエラー検出の判断は種々の条件により行なわれる
が、本発明の主題ではないので省略する。
【００７８】伝送路エラー検出回路30によりいずれかの
ライン (11または12) にエラーが検出された場合、シー
ケンスコントロール回路31がエラーが検出された方のラ
イン11または12を駆動しているNANDゲート18または AND
ゲート19がディスイネーブルにされる。具体的には、シ
ーケンスコントロール回路31がNANDゲート18に入力して
いる信号18a を”Ｌ”レベルにすることによりＰチャネ
ルMOS トランジスタ20を、 ANDゲート19に入力している
信号19a を”Ｌ”レベルにすることによりＮチャネルMO
S トランジスタ21をディスイネーブルにして保護する。
これと共に、エラーが検出されていないBUS+ライン12ま
たはBUS-ライン11に接続する第３差動コンパレータ26ま
たは第２差動コンパレータ25をセレクタ27が選択するこ
とによりエラーが検出されていない方の片線による通信
に切り換えられる。
ライン (11または12) にエラーが検出された場合、シー
ケンスコントロール回路31がエラーが検出された方のラ
イン11または12を駆動しているNANDゲート18または AND
ゲート19がディスイネーブルにされる。具体的には、シ
ーケンスコントロール回路31がNANDゲート18に入力して
いる信号18a を”Ｌ”レベルにすることによりＰチャネ
ルMOS トランジスタ20を、 ANDゲート19に入力している
信号19a を”Ｌ”レベルにすることによりＮチャネルMO
S トランジスタ21をディスイネーブルにして保護する。
これと共に、エラーが検出されていないBUS+ライン12ま
たはBUS-ライン11に接続する第３差動コンパレータ26ま
たは第２差動コンパレータ25をセレクタ27が選択するこ
とによりエラーが検出されていない方の片線による通信
に切り換えられる。
【００７９】そして、シーケンスコントロール回路31が
セレクタコントロール信号311(27a,27b, 27c)の内の27b
を”Ｌ”レベルとし、27a または27c の内のいずれか
を”Ｈ”レベルとしてセレクタ27に出力することによ
り、第３差動コンパレータ26または第２差動コンパレー
タ25の出力がセレクタ27を介して受信フレーム解読回路
28に入力され、受信データが取り込まれる。
セレクタコントロール信号311(27a,27b, 27c)の内の27b
を”Ｌ”レベルとし、27a または27c の内のいずれか
を”Ｈ”レベルとしてセレクタ27に出力することによ
り、第３差動コンパレータ26または第２差動コンパレー
タ25の出力がセレクタ27を介して受信フレーム解読回路
28に入力され、受信データが取り込まれる。
【００８０】以下、本発明の通信制御装置の実施例１の
全体の動作について説明するが、従来例と異なる点は、
エラー検出時のシーケンスコントロール回路31と、セレ
クタ27と、エラー検出フレームバッファ32と、エラーノ
ードアドレスメモリ33の動作である。従って、エラーが
検出されない通常時の動作については従来例と同様であ
るので、省略する。
全体の動作について説明するが、従来例と異なる点は、
エラー検出時のシーケンスコントロール回路31と、セレ
クタ27と、エラー検出フレームバッファ32と、エラーノ
ードアドレスメモリ33の動作である。従って、エラーが
検出されない通常時の動作については従来例と同様であ
るので、省略する。
【００８１】伝送路エラー検出回路30によって検出され
たエラー内容, エラー検出の有無及びいずれのライン1
1, 12でエラーが発生しているかはエラー信号30a, 30b
としてシーケンスコントロール回路31に入力される。
たエラー内容, エラー検出の有無及びいずれのライン1
1, 12でエラーが発生しているかはエラー信号30a, 30b
としてシーケンスコントロール回路31に入力される。
【００８２】次に、エラーが検出された場合のシーケン
スコントロール回路31の動作について、図２を参照して
説明する。伝送路エラー検出回路30からエラー検出とエ
ラーが発生しているライン11または12を知らせるエラー
信号30a または30b がシーケンスコントロール回路31に
入力されると、シーケンスコントロール回路31は送信ス
タートフラグ31e を発生すると共に送信データセレクト
信号31a 及びセレクタコントロール信号31b を出力する
ことにより、エラー検出フレームバッファ32内に予め用
意されているデータを対象として送信フレーム組み立て
回路17に起動をかける。またシーケンスコントロール回
路31は、図５に示されているセレクタ27に対してエラー
が検出されていない方のラインに接続している第２差動
コンパレータ25または第３差動コンパレータ26を選択す
るセレクタコントロール信号311(27a, 27b, 27c)を出力
する。
スコントロール回路31の動作について、図２を参照して
説明する。伝送路エラー検出回路30からエラー検出とエ
ラーが発生しているライン11または12を知らせるエラー
信号30a または30b がシーケンスコントロール回路31に
入力されると、シーケンスコントロール回路31は送信ス
タートフラグ31e を発生すると共に送信データセレクト
信号31a 及びセレクタコントロール信号31b を出力する
ことにより、エラー検出フレームバッファ32内に予め用
意されているデータを対象として送信フレーム組み立て
回路17に起動をかける。またシーケンスコントロール回
路31は、図５に示されているセレクタ27に対してエラー
が検出されていない方のラインに接続している第２差動
コンパレータ25または第３差動コンパレータ26を選択す
るセレクタコントロール信号311(27a, 27b, 27c)を出力
する。
【００８３】しかしこの時点では、NANDゲート18, AND
ゲート19はイネーブルのままになるようにシーケンスコ
ントロール回路31により制御されている。起動がかけら
れた送信フレーム組み立て回路17は、伝送路が空いてい
れば図23に示されているメッセージフレーム９の送出を
開始する。ここでメッセージフレーム９として送出され
るデータは、図３に参照符号32a にて示されているよう
なデータである。具体的には、SOF １を送出した後、優
先コード２を送出し、相手アドレス３として自己アドレ
スデータを送出し、続いて自己アドレス４として再度自
己アドレスデータを送出する。即ち、自分で自分自身に
データを送出することになる。
ゲート19はイネーブルのままになるようにシーケンスコ
ントロール回路31により制御されている。起動がかけら
れた送信フレーム組み立て回路17は、伝送路が空いてい
れば図23に示されているメッセージフレーム９の送出を
開始する。ここでメッセージフレーム９として送出され
るデータは、図３に参照符号32a にて示されているよう
なデータである。具体的には、SOF １を送出した後、優
先コード２を送出し、相手アドレス３として自己アドレ
スデータを送出し、続いて自己アドレス４として再度自
己アドレスデータを送出する。即ち、自分で自分自身に
データを送出することになる。
【００８４】そして、このメッセージフレーム９にて再
度伝送路エラーが検出された場合、シーケンスコントロ
ール回路31は、エラー検出フレームバッファ32に予め格
納されている図８に参照符号32b にて示されているよう
なデータを対象として送信フレーム組み立て回路17に再
度起動をかけると共に、NANDゲート18または ANDゲート
19の内のエラーが検出されている方のラインを駆動する
トランジスタに接続されている方のゲートをディスイネ
ーブルにする。
度伝送路エラーが検出された場合、シーケンスコントロ
ール回路31は、エラー検出フレームバッファ32に予め格
納されている図８に参照符号32b にて示されているよう
なデータを対象として送信フレーム組み立て回路17に再
度起動をかけると共に、NANDゲート18または ANDゲート
19の内のエラーが検出されている方のラインを駆動する
トランジスタに接続されている方のゲートをディスイネ
ーブルにする。
【００８５】起動がかけられた送信フレーム組み立て回
路17は、伝送路が空いていればデータの送出を開始す
る。この場合に送出されるデータは具体的には図８に示
されているように、SOF １に続いて優先コード２を送出
し、次に相手アドレス３として同報コードを送出する。
同報コードとは、１フレームのデータを全ノードに同一
に伝送することが可能なコードである。次に、自己アド
レス４を送出し、データ領域５としては自ノードはいず
れのラインのエラーを検出しているかを示すデータ”da
ta１”を送出することにより全ノードに自己がエラーを
検出していることを知らせる。
路17は、伝送路が空いていればデータの送出を開始す
る。この場合に送出されるデータは具体的には図８に示
されているように、SOF １に続いて優先コード２を送出
し、次に相手アドレス３として同報コードを送出する。
同報コードとは、１フレームのデータを全ノードに同一
に伝送することが可能なコードである。次に、自己アド
レス４を送出し、データ領域５としては自ノードはいず
れのラインのエラーを検出しているかを示すデータ”da
ta１”を送出することにより全ノードに自己がエラーを
検出していることを知らせる。
【００８６】上述のようにして送出された同報コードを
受信した各ノードは、エラーを検出したノードのアドレ
スをエラーノードアドレスメモリ33に格納する。
受信した各ノードは、エラーを検出したノードのアドレ
スをエラーノードアドレスメモリ33に格納する。
【００８７】以下、故障発生の状態を示す前述の図28の
模式図, エラーノードでの動作状態を示す図９の波形
図，エラーノード以外のノードでの動作状態を示す図10
の波形図，処理終了後の受信信号動作時の状態を示す図
11の波形図を参照して更に詳細に説明する。
模式図, エラーノードでの動作状態を示す図９の波形
図，エラーノード以外のノードでの動作状態を示す図10
の波形図，処理終了後の受信信号動作時の状態を示す図
11の波形図を参照して更に詳細に説明する。
【００８８】図28では前述の如く、第１ノードN1のBUS-
ライン12に接続するラインが切断している故障の例が示
されている。
ライン12に接続するラインが切断している故障の例が示
されている。
【００８９】図９は、図28に示されているような状態に
なった場合のエラーノード (故障を発生しているノー
ド) である第１ノードN1の動作を示すタイミングチャー
トである。
なった場合のエラーノード (故障を発生しているノー
ド) である第１ノードN1の動作を示すタイミングチャー
トである。
【００９０】この図９において、たとえば参照符号111,
112に示されているように、第１ノードN1が他のノード
N2, N3…にフレーム300 を送信している間の時点T11 に
おいて、BUS-ライン12が断線した場合の第１ノードN1の
動作について考える。
112に示されているように、第１ノードN1が他のノード
N2, N3…にフレーム300 を送信している間の時点T11 に
おいて、BUS-ライン12が断線した場合の第１ノードN1の
動作について考える。
【００９１】この場合、伝送路エラー検出回路30はBUS-
ライン12にエラーを検出してシーケンスコントロール回
路31に参照符号30b にて示すエラー信号を”Ｈ”レベル
にして与える (BUS+ライン11にはエラーは発生していな
いのでエラー信号30a は”Ｌ”レベルを維持する) 。こ
れに応じてシーケンスコントロール回路31は図３に示さ
れている送信フレーム組み立て回路17中の送信データセ
レクタ171 に送信データセレクト信号31a を”Ｈ”レベ
ルにして与えることにより、送信データとしてエラー検
出フレームバッファ32のデータを選択する。
ライン12にエラーを検出してシーケンスコントロール回
路31に参照符号30b にて示すエラー信号を”Ｈ”レベル
にして与える (BUS+ライン11にはエラーは発生していな
いのでエラー信号30a は”Ｌ”レベルを維持する) 。こ
れに応じてシーケンスコントロール回路31は図３に示さ
れている送信フレーム組み立て回路17中の送信データセ
レクタ171 に送信データセレクト信号31a を”Ｈ”レベ
ルにして与えることにより、送信データとしてエラー検
出フレームバッファ32のデータを選択する。
【００９２】また、シーケンスコントロール回路31は、
図５に示されているセレクタ27に対してセレクタコント
ロール信号311(27a, 27b, 27c)の内の信号27a を”Ｌ”
レベルから”Ｈ”レベルに、信号27b を”Ｈ”レベルか
ら”Ｌ”レベルにすることにより、それまで受信してい
た第１差動コンパレータ24の出力信号241 に代えて第２
差動コンパレータ25の出力信号251 を受信データとして
選択する。そして、図３に参照符号32a にて示されてい
るエラー検出フレームバッファ32に格納されているデー
タを対象として送信フレーム組み立て回路17に送信フレ
ーム10を組み立てて、時点T12 において送出させる。
図５に示されているセレクタ27に対してセレクタコント
ロール信号311(27a, 27b, 27c)の内の信号27a を”Ｌ”
レベルから”Ｈ”レベルに、信号27b を”Ｈ”レベルか
ら”Ｌ”レベルにすることにより、それまで受信してい
た第１差動コンパレータ24の出力信号241 に代えて第２
差動コンパレータ25の出力信号251 を受信データとして
選択する。そして、図３に参照符号32a にて示されてい
るエラー検出フレームバッファ32に格納されているデー
タを対象として送信フレーム組み立て回路17に送信フレ
ーム10を組み立てて、時点T12 において送出させる。
【００９３】エラー検出フレームバッファ32に格納され
ている送信データ32a の内容は前述したように、図23に
示されているフレームフォーマットに沿って送出され
る。この場合、フレームフォーマットの第２バイトに位
置する相手アドレス３としては自己アドレス (第１ノー
ドN1のアドレス) が、また第３バイトに位置する自己ア
ドレス４として自己アドレス (第１ノードN1のアドレ
ス) がそれぞれセットされたフレーム10が伝送路へ送出
される。即ち、第１ノードN1は自己に対してデータを送
出することになる。
ている送信データ32a の内容は前述したように、図23に
示されているフレームフォーマットに沿って送出され
る。この場合、フレームフォーマットの第２バイトに位
置する相手アドレス３としては自己アドレス (第１ノー
ドN1のアドレス) が、また第３バイトに位置する自己ア
ドレス４として自己アドレス (第１ノードN1のアドレ
ス) がそれぞれセットされたフレーム10が伝送路へ送出
される。即ち、第１ノードN1は自己に対してデータを送
出することになる。
【００９４】図９において、参照符号301 にて示されて
いる第１ノードN1が送出したフレームは、図28に示され
ているように、BUS-ライン12に接続するラインが切断さ
れているのでＰチャネルMOS トランジスタ20及びＮチャ
ネルMOS トランジスタ21が動作状態であってもBUS+ライ
ン11にのみデータ波形が伝送されてBUS-ライン12は動作
しない状態になる。従って、第１ノードN1においては、
BUS-ライン12のエラー信号30b は”Ｈ”レベルのままに
維持されて BUSエラーを検出している状態を継続する。
このフレーム301 の送出が終了してエラー信号30b が”
Ｈ”レベルを維持している時点T13 において、第１ノー
ドN1のシーケンスコントロール回路31から ANDゲート19
への入力信号19a は”Ｌ”レベルになり、BUS-ライン12
を駆動するＮチャネルMOS トランジスタ21は常時オフ状
態になる。これにより、第１ノードN1とBUS-ライン12と
の関係において故障が発生していることが伝送路エラー
検出回路30により検出される。そして、第１ノードN1は
他のノードN2, N3…に自身がBUS-ライン12のエラーを検
出したことを知らせるために、エラー検出フレームバッ
ファ32に格納されている図８に示されているようなデー
タ32b を対象として送信フレーム組み立て回路17にて送
信フレーム10を組み立てて時点T14 において送出する。
いる第１ノードN1が送出したフレームは、図28に示され
ているように、BUS-ライン12に接続するラインが切断さ
れているのでＰチャネルMOS トランジスタ20及びＮチャ
ネルMOS トランジスタ21が動作状態であってもBUS+ライ
ン11にのみデータ波形が伝送されてBUS-ライン12は動作
しない状態になる。従って、第１ノードN1においては、
BUS-ライン12のエラー信号30b は”Ｈ”レベルのままに
維持されて BUSエラーを検出している状態を継続する。
このフレーム301 の送出が終了してエラー信号30b が”
Ｈ”レベルを維持している時点T13 において、第１ノー
ドN1のシーケンスコントロール回路31から ANDゲート19
への入力信号19a は”Ｌ”レベルになり、BUS-ライン12
を駆動するＮチャネルMOS トランジスタ21は常時オフ状
態になる。これにより、第１ノードN1とBUS-ライン12と
の関係において故障が発生していることが伝送路エラー
検出回路30により検出される。そして、第１ノードN1は
他のノードN2, N3…に自身がBUS-ライン12のエラーを検
出したことを知らせるために、エラー検出フレームバッ
ファ32に格納されている図８に示されているようなデー
タ32b を対象として送信フレーム組み立て回路17にて送
信フレーム10を組み立てて時点T14 において送出する。
【００９５】この場合、既にBUS-ライン12を駆動するＮ
チャネルMOS トランジスタ21はオフ状態になっているの
で、BUS+ライン11にのみデータ波形が転送される。送出
される参照符号302 にて示されているフレームのデータ
内容は図23に示されているフレームフォーマットに沿っ
て送出される。第１ノードN1は、フレームフォーマット
の第３バイトに位置する相手アドレス３として同報コー
ドを、第４バイトに位置する自己アドレス４として自己
アドレス (第１ノードN1のアドレス) を、第５バイトに
位置するデータ領域５にBUS-ライン12にエラーを検出し
たことを示すデータをそれぞれセットして全ノードに対
して同報通信を利用して送出する。
チャネルMOS トランジスタ21はオフ状態になっているの
で、BUS+ライン11にのみデータ波形が転送される。送出
される参照符号302 にて示されているフレームのデータ
内容は図23に示されているフレームフォーマットに沿っ
て送出される。第１ノードN1は、フレームフォーマット
の第３バイトに位置する相手アドレス３として同報コー
ドを、第４バイトに位置する自己アドレス４として自己
アドレス (第１ノードN1のアドレス) を、第５バイトに
位置するデータ領域５にBUS-ライン12にエラーを検出し
たことを示すデータをそれぞれセットして全ノードに対
して同報通信を利用して送出する。
【００９６】図９中の参照符号33a, 33b, 28c は第１ノ
ードN1以外の各ノードN2, N3…の内部タイミング信号を
示す。
ードN1以外の各ノードN2, N3…の内部タイミング信号を
示す。
【００９７】他のノードN2, N3…の全ては、第１ノード
N1から上述のような内容のフレーム302 を受信した場
合、エラーノードアドレスメモリ33のアドレス33a の位
置に書き込み信号33b に応じて第１ノードN1を示すパラ
レルデータ28c と、BUS-ライン12にエラーが発生してい
ることを示すコードとを付加して時点T15 において格納
する。即ち、第１ノードN1以外の各ノードN2, N3…のエ
ラーノードアドレスメモリ33には、第１ノードN1がBUS-
ライン12にエラーが発生していることを検出しているこ
とを意味するデータが格納されることになる。
N1から上述のような内容のフレーム302 を受信した場
合、エラーノードアドレスメモリ33のアドレス33a の位
置に書き込み信号33b に応じて第１ノードN1を示すパラ
レルデータ28c と、BUS-ライン12にエラーが発生してい
ることを示すコードとを付加して時点T15 において格納
する。即ち、第１ノードN1以外の各ノードN2, N3…のエ
ラーノードアドレスメモリ33には、第１ノードN1がBUS-
ライン12にエラーが発生していることを検出しているこ
とを意味するデータが格納されることになる。
【００９８】この後の時点T16 において、第１ノードN1
では、送信データセレクト信号31aが”Ｌ”レベルにな
って通常の通信に用いる送信バッファメモリ16のデータ
を選択する状態になる。
では、送信データセレクト信号31aが”Ｌ”レベルにな
って通常の通信に用いる送信バッファメモリ16のデータ
を選択する状態になる。
【００９９】次に、図10を参照して、第１ノードN1以外
の各ノードN2, N3…、即ちエラーノード以外のノードで
の動作について説明する。換言すれば、第１ノードN1か
ら送出された信号を受信している場合に、時点T11 にお
いて図28に示されているような故障が発生した場合の第
１ノードN1以外の各ノードN2, N3…の動作について説明
する。
の各ノードN2, N3…、即ちエラーノード以外のノードで
の動作について説明する。換言すれば、第１ノードN1か
ら送出された信号を受信している場合に、時点T11 にお
いて図28に示されているような故障が発生した場合の第
１ノードN1以外の各ノードN2, N3…の動作について説明
する。
【０１００】エラーノードである第１ノードN1以外の各
ノードN2, N3…は、参照符号111, 112にて示されている
ように、図９に示されているフレーム300 が入力される
と、時点T11 において第１ノードN1と同様にシーケンス
コントロール回路31に対してエラー信号30b を”Ｈ”レ
ベルにして出力する。シーケンスコントロール回路31は
この信号に応じて、送信フレーム組み立て回路17中の送
信データセレクタ１７１に送信データセレクト信号３１
ａ を”Ｈ”レベルにして出力することにより、送信デ
ータとしてエラー検出フレームバッファ32に格納されて
いるデータを選択する。
ノードN2, N3…は、参照符号111, 112にて示されている
ように、図９に示されているフレーム300 が入力される
と、時点T11 において第１ノードN1と同様にシーケンス
コントロール回路31に対してエラー信号30b を”Ｈ”レ
ベルにして出力する。シーケンスコントロール回路31は
この信号に応じて、送信フレーム組み立て回路17中の送
信データセレクタ１７１に送信データセレクト信号３１
ａ を”Ｈ”レベルにして出力することにより、送信デ
ータとしてエラー検出フレームバッファ32に格納されて
いるデータを選択する。
【０１０１】また、シーケンスコントロール回路31は、
セレクタ27に対して、セレクタコントロール信号311(27
a, 27b, 27c)の内の信号27a を”Ｌ”レベルから”Ｈ”
レベルに、信号27b を”Ｈ”レベルから”Ｌ”レベルに
することにより、それまで受信していた第１差動コンパ
レータ24の出力信号241 に代えて第２差動コンパレータ
25の出力信号251 を受信データとして選択する。そし
て、エラー検出フレームバッファ32に格納されている図
３に示されているようなデータ32a を対象として送信フ
レーム組み立て回路17に送信フレーム10を組み立てて、
時点T12 においてフレーム303 として送出させる。
セレクタ27に対して、セレクタコントロール信号311(27
a, 27b, 27c)の内の信号27a を”Ｌ”レベルから”Ｈ”
レベルに、信号27b を”Ｈ”レベルから”Ｌ”レベルに
することにより、それまで受信していた第１差動コンパ
レータ24の出力信号241 に代えて第２差動コンパレータ
25の出力信号251 を受信データとして選択する。そし
て、エラー検出フレームバッファ32に格納されている図
３に示されているようなデータ32a を対象として送信フ
レーム組み立て回路17に送信フレーム10を組み立てて、
時点T12 においてフレーム303 として送出させる。
【０１０２】ここまでの動作は前述のエラーノードであ
る第１ノードN1の動作と全く同様である。
る第１ノードN1の動作と全く同様である。
【０１０３】ところで、図28に示されているように、第
１ノードN1のみBUS-ライン12が断線しているので、上述
のエラーノードN1以外の各ノードN2, N3…の送信フレー
ム組み立て回路17から出力された参照符号303 にて示さ
れているフレームは、図10に参照符号111, 112にて示さ
れているように、BUS+ライン11, BUS-ライン12共に動作
する状態で送出される。この場合、各ノードN2, N3…で
は、伝送路エラー検出回路30からシーケンスコントロー
ル回路31へ出力されるエラー信号30b は”Ｈ”レベルか
ら”Ｌ”レベルになるのでBUS-ライン12に対するエラー
の検出は解除される。
１ノードN1のみBUS-ライン12が断線しているので、上述
のエラーノードN1以外の各ノードN2, N3…の送信フレー
ム組み立て回路17から出力された参照符号303 にて示さ
れているフレームは、図10に参照符号111, 112にて示さ
れているように、BUS+ライン11, BUS-ライン12共に動作
する状態で送出される。この場合、各ノードN2, N3…で
は、伝送路エラー検出回路30からシーケンスコントロー
ル回路31へ出力されるエラー信号30b は”Ｈ”レベルか
ら”Ｌ”レベルになるのでBUS-ライン12に対するエラー
の検出は解除される。
【０１０４】そして、ノードN2, N3…では、上述のフレ
ーム303 を送出した後、送信スタートフラグ31e は”
Ｌ”レベルになって通常の通信に用いられる送信バッフ
ァメモリ16が選択される。また、シーケンスコントロー
ル回路31からNANDゲート18, ANDゲート19への入力信号
18a, 19aは”Ｈ”レベルのままに維持され、BUS+ライン
11, BUS-ライン12を駆動するＰチャネルMOS トランジス
タ20, ＮチャネルMOS トランジスタ21はいずれも動作可
能状態のままに維持される。しかし、受信データとして
第２差動コンパレータ25の出力信号251 を選択したまま
の状態は維持される。
ーム303 を送出した後、送信スタートフラグ31e は”
Ｌ”レベルになって通常の通信に用いられる送信バッフ
ァメモリ16が選択される。また、シーケンスコントロー
ル回路31からNANDゲート18, ANDゲート19への入力信号
18a, 19aは”Ｈ”レベルのままに維持され、BUS+ライン
11, BUS-ライン12を駆動するＰチャネルMOS トランジス
タ20, ＮチャネルMOS トランジスタ21はいずれも動作可
能状態のままに維持される。しかし、受信データとして
第２差動コンパレータ25の出力信号251 を選択したまま
の状態は維持される。
【０１０５】次に、図11を参照して、第１ノードN1を含
めて各ノードN2, N3…が上述の図９及び図10に示されて
いる動作を終了した後に通常の通信を再開した場合の動
作について説明する。
めて各ノードN2, N3…が上述の図９及び図10に示されて
いる動作を終了した後に通常の通信を再開した場合の動
作について説明する。
【０１０６】図11において、まず第１ノードN1以外の各
ノードN2, N3…の動作を説明する。ここで、BUS+ライン
11上の信号波形111 の参照符号200 は第１ノードN1以外
のノードN2, N3…が送出したフレームを示している。
ノードN2, N3…の動作を説明する。ここで、BUS+ライン
11上の信号波形111 の参照符号200 は第１ノードN1以外
のノードN2, N3…が送出したフレームを示している。
【０１０７】各ノードN2, N3…はSOF １区間では、図10
に示されているように、セレクタ27に対して出力してい
るセレクタコントロール信号311(27a, 27b, 27c)の内の
信号27a を”Ｈ”レベルにして第２差動コンパレータ25
の出力信号251 を選択している。この区間において、エ
ラー信号30a, 30bの状態から明らかなように、BUS+ライ
ン11, BUS-ライン12の双方に対してエラーは検出されて
いないため、各ノードN2, N3…はSOF １を受信した時点
T21 においてセレクタコントロール信号311(27a, 27b,
27c)の内の信号27a を”Ｈ”レベルから”Ｌ”レベル
に、信号27b を”Ｌ”レベルから”Ｈ”レベルにするこ
とにより以降の受信データとして第１差動コンパレータ
24の出力信号241 を選択する。即ち、フレーム200 のSO
F １区間では、各ノードN2, N3…はBUS+ライン11によっ
てのみ動作する第２差動コンパレータ25の出力信号251
の受信処理を行ない、それ以降BUS+ライン11及びBUS-ラ
イン12によって動作する第１差動コンパレータ24の出力
信号241 からの受信処理を行なうことになる。
に示されているように、セレクタ27に対して出力してい
るセレクタコントロール信号311(27a, 27b, 27c)の内の
信号27a を”Ｈ”レベルにして第２差動コンパレータ25
の出力信号251 を選択している。この区間において、エ
ラー信号30a, 30bの状態から明らかなように、BUS+ライ
ン11, BUS-ライン12の双方に対してエラーは検出されて
いないため、各ノードN2, N3…はSOF １を受信した時点
T21 においてセレクタコントロール信号311(27a, 27b,
27c)の内の信号27a を”Ｈ”レベルから”Ｌ”レベル
に、信号27b を”Ｌ”レベルから”Ｈ”レベルにするこ
とにより以降の受信データとして第１差動コンパレータ
24の出力信号241 を選択する。即ち、フレーム200 のSO
F １区間では、各ノードN2, N3…はBUS+ライン11によっ
てのみ動作する第２差動コンパレータ25の出力信号251
の受信処理を行ない、それ以降BUS+ライン11及びBUS-ラ
イン12によって動作する第１差動コンパレータ24の出力
信号241 からの受信処理を行なうことになる。
【０１０８】なお、時点T21 及びT22 との間の参照符号
200 で示されているフレームの受信処理が終了した時点
で正常受信の状態になるので、セレクタコントロール信
号311 の内の27a が”Ｌ”レベルになり、27b が”Ｈ”
レベルになる。
200 で示されているフレームの受信処理が終了した時点
で正常受信の状態になるので、セレクタコントロール信
号311 の内の27a が”Ｌ”レベルになり、27b が”Ｈ”
レベルになる。
【０１０９】次に、第１ノードN1が送信フレーム201 を
送出した場合について説明する。第１ノードN1では、前
述のようにBUS-ライン12を駆動しているＮチャネルMOS
トランジスタ21がオフ状態であるため、送信フレームは
BUS+ライン11へのみ送出される。このため、時点T22 に
おいて、各ノードN2, N3…はBUS-ライン12のエラーを検
出してエラー信号30b を”Ｈ”レベルにする。そして、
各ノードN2, N3…はSOF １信号受信後もセレクタコント
ロール信号27a は”Ｈ”レベルのままに維持されてBUS+
ライン11によって動作する第２差動コンパレータ25の出
力信号251に対して受信処理を行なう。ここで、送信フ
レーム201 の第３バイト目が各ノードN2, N3…に受信さ
れる。このデータは、第１ノードN1のアドレスである。
各ノードN2, N3…は、この受信された第３バイト目を前
述したフレーム302 で受信してエラーノードアドレスメ
モリ33に格納しているエラーノードアドレス (この場合
は第１ノードN1のアドレス) 及びエラー内容 (この場合
はBUS-ライン12のエラー) と比較し、一致した場合には
図９及び図10を用いて説明したエラー検出時の処理は行
なわずに時点T23 においてBUS-ライン12のエラー検出の
エラー信号30bを”Ｌ”レベルにする。
送出した場合について説明する。第１ノードN1では、前
述のようにBUS-ライン12を駆動しているＮチャネルMOS
トランジスタ21がオフ状態であるため、送信フレームは
BUS+ライン11へのみ送出される。このため、時点T22 に
おいて、各ノードN2, N3…はBUS-ライン12のエラーを検
出してエラー信号30b を”Ｈ”レベルにする。そして、
各ノードN2, N3…はSOF １信号受信後もセレクタコント
ロール信号27a は”Ｈ”レベルのままに維持されてBUS+
ライン11によって動作する第２差動コンパレータ25の出
力信号251に対して受信処理を行なう。ここで、送信フ
レーム201 の第３バイト目が各ノードN2, N3…に受信さ
れる。このデータは、第１ノードN1のアドレスである。
各ノードN2, N3…は、この受信された第３バイト目を前
述したフレーム302 で受信してエラーノードアドレスメ
モリ33に格納しているエラーノードアドレス (この場合
は第１ノードN1のアドレス) 及びエラー内容 (この場合
はBUS-ライン12のエラー) と比較し、一致した場合には
図９及び図10を用いて説明したエラー検出時の処理は行
なわずに時点T23 においてBUS-ライン12のエラー検出の
エラー信号30bを”Ｌ”レベルにする。
【０１１０】即ち、第１ノードN1から送信されたフレー
ムに関しては、他のノードN2, N3…はBUS+ライン11のみ
で受信処理を行ない、BUS-ライン12のエラーが検出され
ても図９及び図10にて説明したような、自身に送信フレ
ームを送ってエラーの確認を行なう処理は実行しない。
ムに関しては、他のノードN2, N3…はBUS+ライン11のみ
で受信処理を行ない、BUS-ライン12のエラーが検出され
ても図９及び図10にて説明したような、自身に送信フレ
ームを送ってエラーの確認を行なう処理は実行しない。
【０１１１】なお、図中、第１ノードN1以外の各ノード
N2, N3…から送出されたフレーム202 に関しては、前述
したフレーム200 の受信処理と全く同様の動作にて受信
処理が行なわれる。また、時点T23 以降の参照符号202
で示されているフレームの受信処理が終了した時点で正
常受信の状態になるので、セレクタコントロール信号31
1 の内の27a が”Ｌ”レベルになり、27b が”Ｈ”レベ
ルになる。
N2, N3…から送出されたフレーム202 に関しては、前述
したフレーム200 の受信処理と全く同様の動作にて受信
処理が行なわれる。また、時点T23 以降の参照符号202
で示されているフレームの受信処理が終了した時点で正
常受信の状態になるので、セレクタコントロール信号31
1 の内の27a が”Ｌ”レベルになり、27b が”Ｈ”レベ
ルになる。
【０１１２】〔実施例２〕上述の実施例１では、同報通
信により全ノードに自ノードのエラー検出の有無を転送
したが、同報通信の機能を有していないシステムにおい
ては、図12に参照符号32c にて示されているようなエラ
ー検出フレームバッファを用いてノード毎に自ノードの
エラーの検出の有無を転送しても同様の効果が得られ
る。
信により全ノードに自ノードのエラー検出の有無を転送
したが、同報通信の機能を有していないシステムにおい
ては、図12に参照符号32c にて示されているようなエラ
ー検出フレームバッファを用いてノード毎に自ノードの
エラーの検出の有無を転送しても同様の効果が得られ
る。
【０１１３】また、上述の実施例ではエラー検出フレー
ムバッファ32を通信制御装置内に配置してあるが、通信
制御装置を制御するマイクロコンピュータにより送信バ
ッファメモリ16に同一の内容を書き込むことによりデー
タを転送するようにしてもよい。
ムバッファ32を通信制御装置内に配置してあるが、通信
制御装置を制御するマイクロコンピュータにより送信バ
ッファメモリ16に同一の内容を書き込むことによりデー
タを転送するようにしてもよい。
【０１１４】〔実施例３〕実施例１の通信制御装置で
は、エラーノードアドレスメモリ33を備え、エラーを検
出した第１ノードN1が全ノードに対してエラーを検出し
ていることを示す送信フレームを組み立てて送出するよ
うに構成されている。しかし、エラーを検出しなかった
他のノードがエラーを検出しなかったことを示す送信フ
レームを組み立てて送出し、図１及び図５に示されてい
るエラーノードアドレスメモリ33の代わりに図13及び図
14に示されているような正常ノードアドレスメモリ330
にそれらのノードアドレスを格納し、実施例１で説明し
た処理に従って動作しても、最終的には同等の効果が得
られる。
は、エラーノードアドレスメモリ33を備え、エラーを検
出した第１ノードN1が全ノードに対してエラーを検出し
ていることを示す送信フレームを組み立てて送出するよ
うに構成されている。しかし、エラーを検出しなかった
他のノードがエラーを検出しなかったことを示す送信フ
レームを組み立てて送出し、図１及び図５に示されてい
るエラーノードアドレスメモリ33の代わりに図13及び図
14に示されているような正常ノードアドレスメモリ330
にそれらのノードアドレスを格納し、実施例１で説明し
た処理に従って動作しても、最終的には同等の効果が得
られる。
【０１１５】なお、図13のブロック図は本発明の通信制
御装置の実施例３の送受信回路の構成例を示し、また図
14はそのセレクタ27及び受信フレーム解読回路28の構成
を示すブロック図である。
御装置の実施例３の送受信回路の構成例を示し、また図
14はそのセレクタ27及び受信フレーム解読回路28の構成
を示すブロック図である。
【０１１６】以下、上述の図13, 図14及び故障発生の状
態を示す前述の図28の模式図, エラーノードでの動作状
態を示す前述の図９の波形図，エラーノード以外のノー
ドでの動作状態を示す図15の波形図を参照して具体的に
説明する。
態を示す前述の図28の模式図, エラーノードでの動作状
態を示す前述の図９の波形図，エラーノード以外のノー
ドでの動作状態を示す図15の波形図を参照して具体的に
説明する。
【０１１７】図28では前述の如く、第１ノードN1が他ノ
ードに送信を行なっている間に、第１ノードN1のBUS-ラ
イン12に接続するラインが切断している故障の例が示さ
れている。
ードに送信を行なっている間に、第１ノードN1のBUS-ラ
イン12に接続するラインが切断している故障の例が示さ
れている。
【０１１８】図９において、たとえば参照符号111, 112
に示されているように、第１ノードN1が他のノードN2,
N3…にフレーム300 を送信している間の時点T11 におい
て、BUS-ライン12が断線した場合の第１ノードN1の動作
について考える。
に示されているように、第１ノードN1が他のノードN2,
N3…にフレーム300 を送信している間の時点T11 におい
て、BUS-ライン12が断線した場合の第１ノードN1の動作
について考える。
【０１１９】この場合、第１ノードN1の伝送路エラー検
出回路30はBUS-ライン12にエラーを検出してシーケンス
コントロール回路31に参照符号30b にて示すエラー信号
を”Ｈ”レベルにして与える (BUS+ライン11にはエラー
は発生していないのでエラー信号30a は”Ｌ”レベルを
維持する) 。これに応じてシーケンスコントロール回路
31は送信フレーム組み立て回路17中の送信データセレク
タ171 に送信データセレクト信号31a を”Ｈ”レベルに
して与えることにより、送信データとしてエラー検出フ
レームバッファ32のデータを選択する。
出回路30はBUS-ライン12にエラーを検出してシーケンス
コントロール回路31に参照符号30b にて示すエラー信号
を”Ｈ”レベルにして与える (BUS+ライン11にはエラー
は発生していないのでエラー信号30a は”Ｌ”レベルを
維持する) 。これに応じてシーケンスコントロール回路
31は送信フレーム組み立て回路17中の送信データセレク
タ171 に送信データセレクト信号31a を”Ｈ”レベルに
して与えることにより、送信データとしてエラー検出フ
レームバッファ32のデータを選択する。
【０１２０】また、シーケンスコントロール回路31は、
セレクタ27に対してセレクタコントロール信号311(27a,
27b, 27c)の内の信号27a を”Ｌ”レベルから”Ｈ”レ
ベルに、信号27b を”Ｈ”レベルから”Ｌ”レベルにす
ることにより、それまで受信していた第１差動コンパレ
ータ24の出力信号241 に代えて第２差動コンパレータ25
の出力信号251 を受信データとして選択する。そして、
図３に参照符号32a にて示されているエラー検出フレー
ムバッファ32に格納されているデータを対象として送信
フレーム組み立て回路17に送信フレーム10を組み立て
て、時点T12 において送出させる。
セレクタ27に対してセレクタコントロール信号311(27a,
27b, 27c)の内の信号27a を”Ｌ”レベルから”Ｈ”レ
ベルに、信号27b を”Ｈ”レベルから”Ｌ”レベルにす
ることにより、それまで受信していた第１差動コンパレ
ータ24の出力信号241 に代えて第２差動コンパレータ25
の出力信号251 を受信データとして選択する。そして、
図３に参照符号32a にて示されているエラー検出フレー
ムバッファ32に格納されているデータを対象として送信
フレーム組み立て回路17に送信フレーム10を組み立て
て、時点T12 において送出させる。
【０１２１】エラー検出フレームバッファ32に格納され
ている送信データ32a の内容は前述したように、図23に
示されているフレームフォーマットに沿って送出され
る。この場合、フレームフォーマットの第２バイトに位
置する相手アドレス３としては自己アドレス (第１ノー
ドN1のアドレス) が、また第３バイトに位置する自己ア
ドレス４として自己アドレス (第１ノードN1のアドレ
ス) がそれぞれセットされたフレーム10が伝送路へ送出
される。即ち、第１ノードN1は自己に対してデータを送
出することになる。
ている送信データ32a の内容は前述したように、図23に
示されているフレームフォーマットに沿って送出され
る。この場合、フレームフォーマットの第２バイトに位
置する相手アドレス３としては自己アドレス (第１ノー
ドN1のアドレス) が、また第３バイトに位置する自己ア
ドレス４として自己アドレス (第１ノードN1のアドレ
ス) がそれぞれセットされたフレーム10が伝送路へ送出
される。即ち、第１ノードN1は自己に対してデータを送
出することになる。
【０１２２】エラーを検出した第１ノードN1以外のノー
ドでは、図15において参照符号301にて示されている第
１ノードN1が送出したフレームはBUS+ライン11及びBUS-
ライン12の双方にデータ波形が伝送される。そして、BU
S-ライン12のエラー信号30bは、BUS+ライン11及びBUS-
ライン12の双方が共に動作しているので、時点T32 にお
いてエラー検出が解除されて”Ｌ”レベルになる。そし
て、第１ノードN1以外の各ノードN2, N3…は他のノード
に自身がBUS-ライン12のエラーを検出しなかったことを
知らせるために、エラー検出フレームバッファ32に格納
されている図８に示されているようなデータ32b を対象
として送信フレーム組み立て回路17にて送信フレーム10
を組み立てて時点T33 において送出する。
ドでは、図15において参照符号301にて示されている第
１ノードN1が送出したフレームはBUS+ライン11及びBUS-
ライン12の双方にデータ波形が伝送される。そして、BU
S-ライン12のエラー信号30bは、BUS+ライン11及びBUS-
ライン12の双方が共に動作しているので、時点T32 にお
いてエラー検出が解除されて”Ｌ”レベルになる。そし
て、第１ノードN1以外の各ノードN2, N3…は他のノード
に自身がBUS-ライン12のエラーを検出しなかったことを
知らせるために、エラー検出フレームバッファ32に格納
されている図８に示されているようなデータ32b を対象
として送信フレーム組み立て回路17にて送信フレーム10
を組み立てて時点T33 において送出する。
【０１２３】第１ノードN1以外のノードN2, N3…から送
出される参照符号304 にて示されているフレームのデー
タ内容は図23に示されているフレームフォーマットに沿
って送出される。このフレーム304 は、フレームフォー
マットの第２バイトに位置する相手アドレス３として同
報コードが、第３バイトに位置する自己アドレス４とし
て自己アドレス (第１ノードN1のアドレス) が、第４バ
イトに位置するデータ領域５にBUS-ライン12にエラーを
検出しなかったことを示すデータがそれぞれセットされ
て全ノードに対して同報通信を利用して送出される。
出される参照符号304 にて示されているフレームのデー
タ内容は図23に示されているフレームフォーマットに沿
って送出される。このフレーム304 は、フレームフォー
マットの第２バイトに位置する相手アドレス３として同
報コードが、第３バイトに位置する自己アドレス４とし
て自己アドレス (第１ノードN1のアドレス) が、第４バ
イトに位置するデータ領域５にBUS-ライン12にエラーを
検出しなかったことを示すデータがそれぞれセットされ
て全ノードに対して同報通信を利用して送出される。
【０１２４】図15中の参照符号33a, 33b, 28c はフレー
ム304 を受信した他のノードの内部タイミング信号を示
す。
ム304 を受信した他のノードの内部タイミング信号を示
す。
【０１２５】他のノードの全ては、上述のような内容の
フレーム304 を受信した場合、正常ノードアドレスメモ
リ330 のアドレス33a の位置に書き込み信号33b に応じ
て送信元のノードを示すパラレルデータ28c と、エラー
を検出していないことを示すコードとを付加して時点T3
4 において格納する。
フレーム304 を受信した場合、正常ノードアドレスメモ
リ330 のアドレス33a の位置に書き込み信号33b に応じ
て送信元のノードを示すパラレルデータ28c と、エラー
を検出していないことを示すコードとを付加して時点T3
4 において格納する。
【０１２６】そして、自身がエラーを検出しなかったこ
とを示すフレームを送信したノード(送信元ノード)
は、この後の時点T35 において、送信データセレクト信
号31aが”Ｌ”レベルになって通常の通信に用いる送信
バッファメモリ16のデータを選択する状態になる。
とを示すフレームを送信したノード(送信元ノード)
は、この後の時点T35 において、送信データセレクト信
号31aが”Ｌ”レベルになって通常の通信に用いる送信
バッファメモリ16のデータを選択する状態になる。
【０１２７】〔実施例４〕前述の実施例１では、エラー
検出フレームバッファ32に格納されている図３及び図８
に示されているようなデータ32a と32b とを用いた例を
説明した。しかし、図18に参照符号32b にて示されてい
る同報通信用のフレームのみを用い、SOF１区間におい
て自ノードがエラーを検出した場合は優先コード２を送
出し、相手アドレス３として同報コードを送出し、自己
アドレス４を送出し、データ領域５として”data１”に
エラー検出を示すデータを送出することにより、またSO
F １区間において自ノードがエラーを検出しなかった場
合は優先コード２を送出し、相手アドレス３として同報
コードを送出し、自己アドレス４を送出し、データ領域
５として”data１”にエラーを検出しなかったコードを
送出することにより、それぞれ１回の送信で全ノードに
エラー検出の有無を転送しても同様の効果が得られる。
検出フレームバッファ32に格納されている図３及び図８
に示されているようなデータ32a と32b とを用いた例を
説明した。しかし、図18に参照符号32b にて示されてい
る同報通信用のフレームのみを用い、SOF１区間におい
て自ノードがエラーを検出した場合は優先コード２を送
出し、相手アドレス３として同報コードを送出し、自己
アドレス４を送出し、データ領域５として”data１”に
エラー検出を示すデータを送出することにより、またSO
F １区間において自ノードがエラーを検出しなかった場
合は優先コード２を送出し、相手アドレス３として同報
コードを送出し、自己アドレス４を送出し、データ領域
５として”data１”にエラーを検出しなかったコードを
送出することにより、それぞれ１回の送信で全ノードに
エラー検出の有無を転送しても同様の効果が得られる。
【０１２８】このような本発明の通信制御装置の実施例
４について、以下に図面を参照して具体的に説明する。
４について、以下に図面を参照して具体的に説明する。
【０１２９】図16は本実施例４の送信フレーム組み立て
回路17の構成について、その周辺に位置する送信バッフ
ァメモリ16, エラー検出フレームバッファ32及びシーケ
ンスコントロール回路31との関係を含めて示すブロック
図である。また、図17はエラーを検出した場合に送信す
べきデータ32d を示す模式図であり、このデータ32dは
本実施例４のエラー検出フレームバッファ32に格納され
ている。図18はエラーを検出しなかった場合に送信すべ
きデータ32e を示す模式図であり、このデータ32e は本
実施例４のエラー検出フレームバッファ32に格納されて
いる。
回路17の構成について、その周辺に位置する送信バッフ
ァメモリ16, エラー検出フレームバッファ32及びシーケ
ンスコントロール回路31との関係を含めて示すブロック
図である。また、図17はエラーを検出した場合に送信す
べきデータ32d を示す模式図であり、このデータ32dは
本実施例４のエラー検出フレームバッファ32に格納され
ている。図18はエラーを検出しなかった場合に送信すべ
きデータ32e を示す模式図であり、このデータ32e は本
実施例４のエラー検出フレームバッファ32に格納されて
いる。
【０１３０】図16において、前述の実施例１の図２のブ
ロック図に示されている構成と異なる部分は、シーケン
スコントロール回路31から送信データセレクタ171 に送
信データセレクト信号31a の他に参照符号31f, 31gで示
されている送信データセレクト信号が与えられているこ
とである。送信データセレクト信号31f はエラーが検出
された場合に”Ｈ”レベルになり、これにより送信デー
タセレクタ171 は上述の図17に示されているデータ32d
を送信データとして選択してPtoSシフトレジスタ172 へ
出力する。また、送信データセレクト信号31g はエラー
が検出されなかった場合に”Ｈ”レベルになり、これに
より送信データセレクタ171 は上述の図18に示されてい
るデータ32e を送信データとして選択してPtoSシフトレ
ジスタ172 へ出力する。
ロック図に示されている構成と異なる部分は、シーケン
スコントロール回路31から送信データセレクタ171 に送
信データセレクト信号31a の他に参照符号31f, 31gで示
されている送信データセレクト信号が与えられているこ
とである。送信データセレクト信号31f はエラーが検出
された場合に”Ｈ”レベルになり、これにより送信デー
タセレクタ171 は上述の図17に示されているデータ32d
を送信データとして選択してPtoSシフトレジスタ172 へ
出力する。また、送信データセレクト信号31g はエラー
が検出されなかった場合に”Ｈ”レベルになり、これに
より送信データセレクタ171 は上述の図18に示されてい
るデータ32e を送信データとして選択してPtoSシフトレ
ジスタ172 へ出力する。
【０１３１】図19は本実施例４のセレクタ27, 受信フレ
ーム解読回路28及びその周辺の構成を示す回路図及びブ
ロック図である。図19において、前述の図５に示されて
いる構成と異なる部分は、StoPシフトレジスタ283 から
出力される信号28c が受信バッファメモリ29及びノード
アドレス格納レジスタ331 に与えられていることであ
る。そして、信号28c はノードアドレス格納レジスタ33
1 に一旦保持された後に必要に応じてエラーノードアド
レスメモリ33に格納される。
ーム解読回路28及びその周辺の構成を示す回路図及びブ
ロック図である。図19において、前述の図５に示されて
いる構成と異なる部分は、StoPシフトレジスタ283 から
出力される信号28c が受信バッファメモリ29及びノード
アドレス格納レジスタ331 に与えられていることであ
る。そして、信号28c はノードアドレス格納レジスタ33
1 に一旦保持された後に必要に応じてエラーノードアド
レスメモリ33に格納される。
【０１３２】このような構成の本発明の通信制御装置の
実施例４の動作について、エラーが検出された場合の動
作を示す図20及びエラーが検出されなかった場合の動作
を示す図21のタイミングチャートを参照して以下に説明
する。
実施例４の動作について、エラーが検出された場合の動
作を示す図20及びエラーが検出されなかった場合の動作
を示す図21のタイミングチャートを参照して以下に説明
する。
【０１３３】まず、図20のタイミングチャートを参照し
て、エラーが検出された場合の動作について説明する。
て、エラーが検出された場合の動作について説明する。
【０１３４】図28では前述の如く、第１ノードN1が他ノ
ードに送信を行なっている間に、第１ノードN1のBUS-ラ
イン12に接続するラインが切断している故障の例が示さ
れている。
ードに送信を行なっている間に、第１ノードN1のBUS-ラ
イン12に接続するラインが切断している故障の例が示さ
れている。
【０１３５】図20において、たとえば参照符号111, 112
に示されているように、第１ノードN1が他のノードN2,
N3…にフレーム300 を送信している間の時点T41 におい
て、BUS-ライン12が断線した場合の第１ノードN1の動作
について考える。
に示されているように、第１ノードN1が他のノードN2,
N3…にフレーム300 を送信している間の時点T41 におい
て、BUS-ライン12が断線した場合の第１ノードN1の動作
について考える。
【０１３６】この場合、伝送路エラー検出回路30はBUS-
ライン12にエラーを検出してシーケンスコントロール回
路31に参照符号30b にて示すエラー信号を”Ｈ”レベル
にして与える (BUS+ライン11にはエラーは発生していな
いのでエラー信号30a は”Ｌ”レベルを維持する) 。こ
れに応じてシーケンスコントロール回路31は送信フレー
ム組み立て回路17に起動をかける。
ライン12にエラーを検出してシーケンスコントロール回
路31に参照符号30b にて示すエラー信号を”Ｈ”レベル
にして与える (BUS+ライン11にはエラーは発生していな
いのでエラー信号30a は”Ｌ”レベルを維持する) 。こ
れに応じてシーケンスコントロール回路31は送信フレー
ム組み立て回路17に起動をかける。
【０１３７】また、シーケンスコントロール回路31は、
セレクタ27に対してセレクタコントロール信号311(27a,
27b, 27c)の内の信号27a を”Ｌ”レベルから”Ｈ”レ
ベルに、信号27b を”Ｈ”レベルから”Ｌ”レベルにす
ることにより、それまで受信していた第１差動コンパレ
ータ24の出力信号241 に代えて第２差動コンパレータ25
の出力信号251 を受信データとして選択する。そして、
伝送路 (この場合はエラーが発生していないBUS+ライン
11) が送信可能な状態になった時点T42 でまずSOF １が
送信される。
セレクタ27に対してセレクタコントロール信号311(27a,
27b, 27c)の内の信号27a を”Ｌ”レベルから”Ｈ”レ
ベルに、信号27b を”Ｈ”レベルから”Ｌ”レベルにす
ることにより、それまで受信していた第１差動コンパレ
ータ24の出力信号241 に代えて第２差動コンパレータ25
の出力信号251 を受信データとして選択する。そして、
伝送路 (この場合はエラーが発生していないBUS+ライン
11) が送信可能な状態になった時点T42 でまずSOF １が
送信される。
【０１３８】このSOF １の送信中に再度BUS-ライン12に
エラーが検出された場合、時点T43においてシーケンス
コントロール回路31は送信データセレクト信号31f を”
Ｈ”レベルにして送信データセレクタ171 に与える。送
信データセレクタ171 では送信データセレクト信号31f
が”Ｈ”レベルになることにより、エラー検出フレーム
バッファ32に格納されている図17に示されているような
データ32d を選択する。このデータ32d は、時点T42 に
おいて送出されたSOF １に引き続いて、図23に示されて
いるフレームフォーマットに沿ってフレーム305 として
送出される。
エラーが検出された場合、時点T43においてシーケンス
コントロール回路31は送信データセレクト信号31f を”
Ｈ”レベルにして送信データセレクタ171 に与える。送
信データセレクタ171 では送信データセレクト信号31f
が”Ｈ”レベルになることにより、エラー検出フレーム
バッファ32に格納されている図17に示されているような
データ32d を選択する。このデータ32d は、時点T42 に
おいて送出されたSOF １に引き続いて、図23に示されて
いるフレームフォーマットに沿ってフレーム305 として
送出される。
【０１３９】このフレーム305 によって、フレームフォ
ーマットの第２バイトに位置する相手アドレス３として
同報コードが、第３バイトに位置する自己アドレス４と
して自己アドレスデータが、第４バイトに位置するデー
タ領域５としてエラーを検出したことを示すコード( ”
data１”) が他の全てのノードに送出される。
ーマットの第２バイトに位置する相手アドレス３として
同報コードが、第３バイトに位置する自己アドレス４と
して自己アドレスデータが、第４バイトに位置するデー
タ領域５としてエラーを検出したことを示すコード( ”
data１”) が他の全てのノードに送出される。
【０１４０】図20中の参照符号33a, 33b, 28c, 33c, 33
d はフレーム305 を受信した他のノードの内部タイミン
グ信号を示す。第１ノードN1以外の他のノードの全て
は、上述のような内容のフレーム305 を受信した場合、
StoPシフトレジスタ283 でパラレルデータに変換された
自己アドレス４のデータ (フレーム305 を送出した第１
ノードN1のアドレス) が時点T44より若干後に書き込み
信号33d が与えられることによりノードアドレス格納レ
ジスタ331 に一旦書込まれる。そして、データ領域５の
内容がエラーを検出したことを示すコード( ”data
１”) であれば、時点T45 より若干後に書き込み信号33
b が与えられることにより、自己アドレス４のデータ、
即ちフレーム305 を送出した第１ノードN1のアドレスが
ノードアドレス格納レジスタ331 から信号33c としてエ
ラーノードアドレスメモリ33のアドレス33a の位置に書
き込まれる。
d はフレーム305 を受信した他のノードの内部タイミン
グ信号を示す。第１ノードN1以外の他のノードの全て
は、上述のような内容のフレーム305 を受信した場合、
StoPシフトレジスタ283 でパラレルデータに変換された
自己アドレス４のデータ (フレーム305 を送出した第１
ノードN1のアドレス) が時点T44より若干後に書き込み
信号33d が与えられることによりノードアドレス格納レ
ジスタ331 に一旦書込まれる。そして、データ領域５の
内容がエラーを検出したことを示すコード( ”data
１”) であれば、時点T45 より若干後に書き込み信号33
b が与えられることにより、自己アドレス４のデータ、
即ちフレーム305 を送出した第１ノードN1のアドレスが
ノードアドレス格納レジスタ331 から信号33c としてエ
ラーノードアドレスメモリ33のアドレス33a の位置に書
き込まれる。
【０１４１】これ以降の動作は実施例１と同様である。
次に、図21のタイミングチャートを参照して、エラーが
検出されなかった場合の動作について説明する。
次に、図21のタイミングチャートを参照して、エラーが
検出されなかった場合の動作について説明する。
【０１４２】図21において、たとえば参照符号111, 112
に示されているように、第１ノードN1が他のノードN2,
N3…にフレーム300 を送信している間の時点T41 におい
て、BUS-ライン12が実際には断線していなかった場合の
第１ノードN1の動作について考える。
に示されているように、第１ノードN1が他のノードN2,
N3…にフレーム300 を送信している間の時点T41 におい
て、BUS-ライン12が実際には断線していなかった場合の
第１ノードN1の動作について考える。
【０１４３】この場合、伝送路エラー検出回路30はBUS-
ライン12に一旦エラーを検出してシーケンスコントロー
ル回路31に参照符号30b にて示すエラー信号を”Ｈ”レ
ベルにして与える (BUS+ライン11にはエラーは発生して
いないのでエラー信号30a は”Ｌ”レベルを維持する)
。これに応じてシーケンスコントロール回路31は送信
フレーム組み立て回路17に起動をかける。
ライン12に一旦エラーを検出してシーケンスコントロー
ル回路31に参照符号30b にて示すエラー信号を”Ｈ”レ
ベルにして与える (BUS+ライン11にはエラーは発生して
いないのでエラー信号30a は”Ｌ”レベルを維持する)
。これに応じてシーケンスコントロール回路31は送信
フレーム組み立て回路17に起動をかける。
【０１４４】また、シーケンスコントロール回路31は、
セレクタ27に対してセレクタコントロール信号311(27a,
27b, 27c)の内の信号27a を”Ｌ”レベルから”Ｈ”レ
ベルに、信号27b を”Ｈ”レベルから”Ｌ”レベルにす
ることにより、それまで受信していた第１差動コンパレ
ータ24の出力信号241 に代えて第２差動コンパレータ25
の出力信号251 を受信データとして選択する。そして、
伝送路 (この場合はエラーが発生していないBUS+ライン
11) が送信可能な状態になった時点T42 でまずSOF １が
送信される。
セレクタ27に対してセレクタコントロール信号311(27a,
27b, 27c)の内の信号27a を”Ｌ”レベルから”Ｈ”レ
ベルに、信号27b を”Ｈ”レベルから”Ｌ”レベルにす
ることにより、それまで受信していた第１差動コンパレ
ータ24の出力信号241 に代えて第２差動コンパレータ25
の出力信号251 を受信データとして選択する。そして、
伝送路 (この場合はエラーが発生していないBUS+ライン
11) が送信可能な状態になった時点T42 でまずSOF １が
送信される。
【０１４５】ところが、BUS-ライン12には実際にはエラ
ーが発生していなかった場合、このSOF １の送信中にBU
S-ライン12にエラーが検出されることはないので、時点
T43においてシーケンスコントロール回路31は送信デー
タセレクト信号31g を”Ｈ”レベルにして送信データセ
レクタ171 に与える。送信データセレクタ171 では送信
データセレクト信号31g が”Ｈ”レベルになることによ
り、エラー検出フレームバッファ32に格納されている図
18に示されているようなデータ32e を選択する。このデ
ータ32e は、時点T42 において送出されたSOF １に引き
続いて、図23に示されているフレームフォーマットに沿
ってフレーム306 として送出される。
ーが発生していなかった場合、このSOF １の送信中にBU
S-ライン12にエラーが検出されることはないので、時点
T43においてシーケンスコントロール回路31は送信デー
タセレクト信号31g を”Ｈ”レベルにして送信データセ
レクタ171 に与える。送信データセレクタ171 では送信
データセレクト信号31g が”Ｈ”レベルになることによ
り、エラー検出フレームバッファ32に格納されている図
18に示されているようなデータ32e を選択する。このデ
ータ32e は、時点T42 において送出されたSOF １に引き
続いて、図23に示されているフレームフォーマットに沿
ってフレーム306 として送出される。
【０１４６】このフレーム306 によって、フレームフォ
ーマットの第２バイトに位置する相手アドレス３として
同報コードが、第３バイトに位置する自己アドレス４と
して自己アドレスデータが、第４バイトに位置するデー
タ領域５としてエラーを検出しなかったことを示すコー
ド( ”data2 ”) が他の全てのノードに対して送出され
る。
ーマットの第２バイトに位置する相手アドレス３として
同報コードが、第３バイトに位置する自己アドレス４と
して自己アドレスデータが、第４バイトに位置するデー
タ領域５としてエラーを検出しなかったことを示すコー
ド( ”data2 ”) が他の全てのノードに対して送出され
る。
【０１４７】図21中の参照符号33a, 33b, 28c, 33c, 33
d はフレーム306 を受信した他のノードの内部タイミン
グ信号を示す。
d はフレーム306 を受信した他のノードの内部タイミン
グ信号を示す。
【０１４８】第１ノードN1以外の他のノードの全ては、
上述のような内容のフレーム306 を受信した場合、StoP
シフトレジスタ283 でパラレルデータに変換された自己
アドレス４のデータ (フレーム306 を送出した第１ノー
ドN1のアドレス) が時点T4より若干後に書き込み信号33
d が与えられることによりノードアドレス格納レジスタ
331 に一旦書込まれる。そして、データ領域５の内容が
エラーを検出しなかったことを示すコード( ”data2
”) であれば、時点T45 以降に書き込み信号33bが与え
られないことにより、ノードアドレス格納レジスタ331
からエラーノードアドレスメモリ33に書き込まれること
はない。これ以降の動作は実施例１と同様である。
上述のような内容のフレーム306 を受信した場合、StoP
シフトレジスタ283 でパラレルデータに変換された自己
アドレス４のデータ (フレーム306 を送出した第１ノー
ドN1のアドレス) が時点T4より若干後に書き込み信号33
d が与えられることによりノードアドレス格納レジスタ
331 に一旦書込まれる。そして、データ領域５の内容が
エラーを検出しなかったことを示すコード( ”data2
”) であれば、時点T45 以降に書き込み信号33bが与え
られないことにより、ノードアドレス格納レジスタ331
からエラーノードアドレスメモリ33に書き込まれること
はない。これ以降の動作は実施例１と同様である。
【０１４９】
【発明の効果】以上に詳述したように本発明に係る通信
制御装置によれば、一方の伝送路にエラーが発生してい
ることが検出された場合に、その後に直ちに出力ゲート
をディスイネーブルにはせずに自ノードからエラー検出
用データを一旦送信した後に自ノードが送出したエラー
検出用データに対しても伝送路エラーが検出されるか否
かを判断する伝送路エラー検出回路を備えているので、
実際には伝送路にエラーが発生していない場合にはその
ことを検出することが出来る。従って、徒に片線通信に
移行することが回避され、また実際に伝送路にエラーが
発生している場合にも、伝送路エラーを検出していない
ノード間でのデータ転送に際しては両ラインのいずれか
を選択出来るため、通信の信頼性が向上する。
制御装置によれば、一方の伝送路にエラーが発生してい
ることが検出された場合に、その後に直ちに出力ゲート
をディスイネーブルにはせずに自ノードからエラー検出
用データを一旦送信した後に自ノードが送出したエラー
検出用データに対しても伝送路エラーが検出されるか否
かを判断する伝送路エラー検出回路を備えているので、
実際には伝送路にエラーが発生していない場合にはその
ことを検出することが出来る。従って、徒に片線通信に
移行することが回避され、また実際に伝送路にエラーが
発生している場合にも、伝送路エラーを検出していない
ノード間でのデータ転送に際しては両ラインのいずれか
を選択出来るため、通信の信頼性が向上する。
【０１５０】また本発明の通信制御装置によれば、自ノ
ードが回線エラーを検出している場合にはそのことを示
すエラー通知用データを他の全てのノードに送信する制
御手段を備えているので、伝送路エラーを検出していな
いノード間でのデータ転送に際しては両ラインのいずれ
かを選択出来るため、通信の信頼性が向上する。
ードが回線エラーを検出している場合にはそのことを示
すエラー通知用データを他の全てのノードに送信する制
御手段を備えているので、伝送路エラーを検出していな
いノード間でのデータ転送に際しては両ラインのいずれ
かを選択出来るため、通信の信頼性が向上する。
【０１５１】また本発明の通信制御装置によれば、どの
ノードで回線エラーが検出されているかを記憶する記憶
手段を備えており、そのノードからデータを受信した場
合にはそのまま受信し、他のノードからデータを受信し
た場合には自ノードで回線エラーの検出を行なう制御信
号を備えているので、エラーを検出しているノードとの
間の通信では無駄なエラー検出を行なわずに直ちに片線
通信を行なえる。
ノードで回線エラーが検出されているかを記憶する記憶
手段を備えており、そのノードからデータを受信した場
合にはそのまま受信し、他のノードからデータを受信し
た場合には自ノードで回線エラーの検出を行なう制御信
号を備えているので、エラーを検出しているノードとの
間の通信では無駄なエラー検出を行なわずに直ちに片線
通信を行なえる。
【０１５２】また本発明の通信制御装置によれば、自ノ
ードが回線エラーを検出しなかった場合にはそのことを
示すエラー通知用データを他の全てのノードに送信する
制御手段を備えているので、そのことによっても伝送路
エラーを検出しているノードが判明する。
ードが回線エラーを検出しなかった場合にはそのことを
示すエラー通知用データを他の全てのノードに送信する
制御手段を備えているので、そのことによっても伝送路
エラーを検出しているノードが判明する。
【０１５３】また本発明の通信制御装置によれば、自ノ
ードが回線エラーを検出している場合にはそのことを示
すエラー通知用データを、自ノードが回線エラーを検出
しなかった場合にはそのことを示すエラー通知用データ
をそれぞれ他の全てのノードに送信する制御手段を備え
ているので、伝送路エラーを検出していないノード間で
のデータ転送に際しては両ラインのいずれかを選択出来
るため、通信の信頼性が向上する。
ードが回線エラーを検出している場合にはそのことを示
すエラー通知用データを、自ノードが回線エラーを検出
しなかった場合にはそのことを示すエラー通知用データ
をそれぞれ他の全てのノードに送信する制御手段を備え
ているので、伝送路エラーを検出していないノード間で
のデータ転送に際しては両ラインのいずれかを選択出来
るため、通信の信頼性が向上する。
【０１５４】また本発明の通信制御装置は、エラー検出
手段がデータの送信開始(SOF) 区間において回線エラー
を検出するエラー検出手段を備えているので、実際に伝
送路にエラーが発生している場合には迅速にそれを検出
することが可能になる。
手段がデータの送信開始(SOF) 区間において回線エラー
を検出するエラー検出手段を備えているので、実際に伝
送路にエラーが発生している場合には迅速にそれを検出
することが可能になる。
【図１】本発明の通信制御装置の実施例１の送受信回路
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図２】本発明の通信制御装置の実施例１の送受信回路
の送信フレーム組み立て回路17の構成について、その周
辺に位置する送信バッファメモリ, エラー検出フレーム
バッファ及びシーケンスコントロール回路との関係を含
めて示すブロック図である。
の送信フレーム組み立て回路17の構成について、その周
辺に位置する送信バッファメモリ, エラー検出フレーム
バッファ及びシーケンスコントロール回路との関係を含
めて示すブロック図である。
【図３】本発明の通信制御装置の実施例１の送受信回路
のエラー検出フレームバッファに格納されているエラー
検出時に送信すべきデータを示す模式図である。
のエラー検出フレームバッファに格納されているエラー
検出時に送信すべきデータを示す模式図である。
【図４】本発明の通信制御装置の実施例１の送受信回路
の送信フレーム組み立て回路の基本的な動作を示すタイ
ミングチャートである。
の送信フレーム組み立て回路の基本的な動作を示すタイ
ミングチャートである。
【図５】本発明の通信制御装置の実施例１の送受信回路
のセレクタ, 受信フレーム解読回路及びその周辺の構成
について示す回路図及びブロック図である。
のセレクタ, 受信フレーム解読回路及びその周辺の構成
について示す回路図及びブロック図である。
【図６】本発明の通信制御装置の実施例１の送受信回路
の受信フレーム解読回路の動作を説明するためのタイミ
ングチャートである。
の受信フレーム解読回路の動作を説明するためのタイミ
ングチャートである。
【図７】本発明の通信制御装置の実施例１の送受信回路
の受信フレーム解読回路の動作を説明するためのタイミ
ングチャートである。
の受信フレーム解読回路の動作を説明するためのタイミ
ングチャートである。
【図８】本発明の通信制御装置の実施例１の送受信回路
のエラー検出フレームバッファに格納されているデータ
の例を示す模式図である。
のエラー検出フレームバッファに格納されているデータ
の例を示す模式図である。
【図９】本発明の通信制御装置の実施例１がエラーノー
ド (故障を発生しているノード) となった場合の動作を
示すタイミングチャートである。
ド (故障を発生しているノード) となった場合の動作を
示すタイミングチャートである。
【図１０】本発明の通信制御装置の実施例１の送受信回
路がエラーノード (故障を発生しているノード) 以外の
ノードとなった場合の動作を示すタイミングチャートで
ある。
路がエラーノード (故障を発生しているノード) 以外の
ノードとなった場合の動作を示すタイミングチャートで
ある。
【図１１】本発明の通信制御装置の実施例１の送受信回
路が図９及び図10に示されている動作を終了した後に通
常の通信を再開した場合の動作を示すタイミングチャー
トである。
路が図９及び図10に示されている動作を終了した後に通
常の通信を再開した場合の動作を示すタイミングチャー
トである。
【図１２】本発明の通信制御装置の実施例２の送受信回
路のエラー検出フレームバッファに格納されているデー
タの例を示す模式図である。
路のエラー検出フレームバッファに格納されているデー
タの例を示す模式図である。
【図１３】本発明の通信制御装置の実施例３の送受信回
路の構成例を示すブロック図である。
路の構成例を示すブロック図である。
【図１４】本発明の通信制御装置の実施例３の送受信回
路のセレクタ及び受信フレーム解読回路の構成を示すブ
ロック図である。
路のセレクタ及び受信フレーム解読回路の構成を示すブ
ロック図である。
【図１５】本発明の通信制御装置の実施例３の送受信回
路がエラーノード (故障を発生しているノード) 以外の
ノードとなった場合の動作を示すタイミングチャートで
ある。
路がエラーノード (故障を発生しているノード) 以外の
ノードとなった場合の動作を示すタイミングチャートで
ある。
【図１６】本発明の通信制御装置の実施例４の送受信回
路の送信フレーム組み立て回路の構成について、その周
辺に位置する送信バッファメモリ, エラー検出フレーム
バッファ及びシーケンスコントロール回路との関係を含
めて示すブロック図である。
路の送信フレーム組み立て回路の構成について、その周
辺に位置する送信バッファメモリ, エラー検出フレーム
バッファ及びシーケンスコントロール回路との関係を含
めて示すブロック図である。
【図１７】本発明の通信制御装置の実施例４の送受信回
路のエラー検出フレームバッファに格納されている、エ
ラーを検出した場合に送信すべきデータを示す模式図で
ある。
路のエラー検出フレームバッファに格納されている、エ
ラーを検出した場合に送信すべきデータを示す模式図で
ある。
【図１８】本発明の通信制御装置の実施例４の送受信回
路のエラー検出フレームバッファに格納されている、エ
ラーを検出しなかった場合に送信すべきデータを示す模
式図である。
路のエラー検出フレームバッファに格納されている、エ
ラーを検出しなかった場合に送信すべきデータを示す模
式図である。
【図１９】本発明の通信制御装置の実施例４の送受信回
路のセレクタ, 受信フレーム解読回路及びその周辺の構
成を示す回路図及びブロック図である。
路のセレクタ, 受信フレーム解読回路及びその周辺の構
成を示す回路図及びブロック図である。
【図２０】本発明の通信制御装置の実施例４のエラーが
検出された場合の動作を示すタイミングチャートであ
る。
検出された場合の動作を示すタイミングチャートであ
る。
【図２１】本発明の通信制御装置の実施例４のエラーが
検出されなかった場合の動作を示すタイミングチャート
である。
検出されなかった場合の動作を示すタイミングチャート
である。
【図２２】従来の一般的な２線式LAN システムの２本の
ラインとそれに接続する複数のノードとを示す模式図で
ある。
ラインとそれに接続する複数のノードとを示す模式図で
ある。
【図２３】従来の一般的な２線式LAN システムにおいて
使用される”Class B data communication network int
erface J1850”として規定されているメッセージフレー
ムの構成を示す模式図である。
使用される”Class B data communication network int
erface J1850”として規定されているメッセージフレー
ムの構成を示す模式図である。
【図２４】”Class B data communication network int
erface J1850”のPWM(パルス幅変調) ビットフォーマッ
トで定義されているパルス幅変調されたビットパターン
を示す模式図である。
erface J1850”のPWM(パルス幅変調) ビットフォーマッ
トで定義されているパルス幅変調されたビットパターン
を示す模式図である。
【図２５】従来の通信制御装置の送受信回路の構成を示
すブロック図である。
すブロック図である。
【図２６】従来の一般的な２線式LAN システムにおいて
故障が発生して一方のラインが接地された状態を示す模
式図である。
故障が発生して一方のラインが接地された状態を示す模
式図である。
【図２７】従来の一般的な２線式LAN システムにおいて
故障が発生して一方のラインが電源とショートした状態
を示す模式図である。
故障が発生して一方のラインが電源とショートした状態
を示す模式図である。
【図２８】従来の一般的な２線式LAN システムにおいて
故障が発生して一方のラインとあるノードとを接続する
信号線が断線した状態を示す模式図である。
故障が発生して一方のラインとあるノードとを接続する
信号線が断線した状態を示す模式図である。
【図２９】従来の一般的な２線式LAN システムの通信制
御装置の第１, 第２, 第３差動コンパレータの動作の概
略を示すための波形図である。
御装置の第１, 第２, 第３差動コンパレータの動作の概
略を示すための波形図である。
【図３０】従来の一般的な２線式LAN システムにおい
て、一方のラインからの信号と第２差動コンパレータの
出力電圧との関係を示す波形図である。
て、一方のラインからの信号と第２差動コンパレータの
出力電圧との関係を示す波形図である。
１ 送信マーク(SOF) 11 BUS+ライン 12 BUS-ライン 16 送信バッファメモリ 17 送信フレーム組み立て回路 20 ＰチャネルMOS トランジスタ 21 ＮチャネルMOS トランジスタ 24 第１差動コンパレータ 25 第２差動コンパレータ 26 第３差動コンパレータ 27 セレクタ 30 伝送路エラー検出回路 31 シーケンスコントロール回路 32 エラー検出フレームバッファ 33 エラーノードアドレスメモリ
【手続補正書】
【提出日】平成６年４月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】また本発明の通信制御装置は、どのノード
で回線エラーが検出されているかを記憶する記憶手段を
備えており、そのノードからデータを受信した場合には
そのまま受信し、他のノードから一方の伝送路のみを使
用したデータを受信した場合には自ノードで回線エラー
の検出を行なう制御信号を備えている。
で回線エラーが検出されているかを記憶する記憶手段を
備えており、そのノードからデータを受信した場合には
そのまま受信し、他のノードから一方の伝送路のみを使
用したデータを受信した場合には自ノードで回線エラー
の検出を行なう制御信号を備えている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正内容】
【００６２】そして、SOF １が送信フレーム組み立て回
路17から出力された時点T13 で、シーケンスコントロー
ル回路31はセレクタ175 に与えているセレクタコントロ
ール信号31b を PWM部173 の出力(PWM出力17d)を選択す
るように切り換えると共に、PtoSシフトレジスタ172 に
PtoSシフトクロック17b が入力される。このPtoSシフト
クロック17b の”Ｈ”レベルの立上がりをトリガとして
PtoSシフトレジスタ172 はシフト動作を行ない、送信バ
ッファメモリ16から取り込んだ１バイトの送信データ列
の内のまず最上位の出力ビットデータ(7) をPtoSシフト
レジスタ出力17c として出力する。
路17から出力された時点T13 で、シーケンスコントロー
ル回路31はセレクタ175 に与えているセレクタコントロ
ール信号31b を PWM部173 の出力(PWM出力17d)を選択す
るように切り換えると共に、PtoSシフトレジスタ172 に
PtoSシフトクロック17b が入力される。このPtoSシフト
クロック17b の”Ｈ”レベルの立上がりをトリガとして
PtoSシフトレジスタ172 はシフト動作を行ない、送信バ
ッファメモリ16から取り込んだ１バイトの送信データ列
の内のまず最上位の出力ビットデータ(7) をPtoSシフト
レジスタ出力17c として出力する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正内容】
【００６３】以下、PtoSシフトレジスタ172 はPtoSシフ
トクロック17b の”Ｈ”レベルの立上がりをトリガとし
て順次シフト動作を行なうことにより、１バイトの送信
データ列の第２位の出力ビットデータ(6) 〜最下位の出
力ビットデータ列(0) までをPtoSシフトレジスタ出力17
c として順次シリアルデータに変換して出力する。この
PtoSシフトレジスタ出力17c は PWM部173 により PWM変
調された PWM出力17dとしてセレクタ175 から順次出力
される。図１において、参照符号24, 25, 26はいずれも
差動コンパレータであり、伝送路11, 12上のデータ波形
は受信時にはこれらの差動コンパレータ24, 25, 26に入
力される。 ─────────────────────────────────────────────────────
トクロック17b の”Ｈ”レベルの立上がりをトリガとし
て順次シフト動作を行なうことにより、１バイトの送信
データ列の第２位の出力ビットデータ(6) 〜最下位の出
力ビットデータ列(0) までをPtoSシフトレジスタ出力17
c として順次シリアルデータに変換して出力する。この
PtoSシフトレジスタ出力17c は PWM部173 により PWM変
調された PWM出力17dとしてセレクタ175 から順次出力
される。図１において、参照符号24, 25, 26はいずれも
差動コンパレータであり、伝送路11, 12上のデータ波形
は受信時にはこれらの差動コンパレータ24, 25, 26に入
力される。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】そして、このようなパルス幅変調を行なっ
たデータを前述の図23に示されているようなたとえば S
AE・J1850 のメッセージフレームフォーマットで送受信
する。いま、送信フレーム10を送出する場合、まずSOF
１を送出し、続いて優先コード２, 相手アドレス３, 自
己アドレス４, ビット”０”または”１”の PWMデータ
たるデータ領域５, データ領域５の送信終了を示すEOD
６を送出する。ここで、受信側は、受信したデータにエ
ラーが検出されたなかった場合に IFR領域７として自己
に割り付けられている固有のアドレスを PWM変調して返
信する。この後、１メッセージフレームの終了を意味す
るEOF ８を送出して１メッセージフレーム９の通信が終
了する。
たデータを前述の図23に示されているようなたとえば S
AE・J1850 のメッセージフレームフォーマットで送受信
する。いま、送信フレーム10を送出する場合、まずSOF
１を送出し、続いて優先コード２, 相手アドレス３, 自
己アドレス４, ビット”０”または”１”の PWMデータ
たるデータ領域５, データ領域５の送信終了を示すEOD
６を送出する。ここで、受信側は、受信したデータにエ
ラーが検出されたなかった場合に IFR領域７として自己
に割り付けられている固有のアドレスを PWM変調して返
信する。この後、１メッセージフレームの終了を意味す
るEOF ８を送出して１メッセージフレーム９の通信が終
了する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】参照符号16は送信バッファメモリであり、
送信すべきデータが格納されている。この送信バッファ
メモリ16内には、前述した図23に示されている送信フレ
ーム10を構成する優先コード２, 相手アドレス３, 自己
アドレス４及びデータ領域５の各データが格納されてい
る。
送信すべきデータが格納されている。この送信バッファ
メモリ16内には、前述した図23に示されている送信フレ
ーム10を構成する優先コード２, 相手アドレス３, 自己
アドレス４及びデータ領域５の各データが格納されてい
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】ところで、ＰチャネルMOS トランジスタ20
はソースが電源22の電圧VDD に、ゲートがNANDゲート18
の出力端子に、ドレインがBUS+ライン11に接続されると
共にプルダウン抵抗34を介して接地されている。また、
ＮチャネルMOS トランジスタ21はソースが接地電圧GND
に、ゲートが ANDゲート19の出力端子に、ドレインがBU
S-ライン12に接続されると共にプルアップ抵抗35を介し
て電源23の電圧VDD に接続されている。
はソースが電源22の電圧VDD に、ゲートがNANDゲート18
の出力端子に、ドレインがBUS+ライン11に接続されると
共にプルダウン抵抗34を介して接地されている。また、
ＮチャネルMOS トランジスタ21はソースが接地電圧GND
に、ゲートが ANDゲート19の出力端子に、ドレインがBU
S-ライン12に接続されると共にプルアップ抵抗35を介し
て電源23の電圧VDD に接続されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】参照符号16は第１の記憶手段としての送信
バッファメモリであり、送信すべきデータが格納されて
いる。この送信バッファメモリ16内には、前述した図２
に示されている送信フレーム10を構成する優先コード
２, 相手アドレス３, 自己アドレス４及びデータ領域５
の各データが格納されている。
バッファメモリであり、送信すべきデータが格納されて
いる。この送信バッファメモリ16内には、前述した図２
に示されている送信フレーム10を構成する優先コード
２, 相手アドレス３, 自己アドレス４及びデータ領域５
の各データが格納されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】ところで、ＰチャネルMOS トランジスタ20
はソースが電源電圧VDD に、ゲートがNANDゲート18の出
力端子に、ドレインがBUS+ライン11に接続されると共に
プルダウン抵抗34を介して接地されている。また、Ｎチ
ャネルMOS トランジスタ21はソースが接地電圧GND に、
ゲートが ANDゲート19の出力端子に、ドレインがBUS-ラ
イン12に接続されると共にプルアップ抵抗35を介して電
源電圧VDD に接続されている。
はソースが電源電圧VDD に、ゲートがNANDゲート18の出
力端子に、ドレインがBUS+ライン11に接続されると共に
プルダウン抵抗34を介して接地されている。また、Ｎチ
ャネルMOS トランジスタ21はソースが接地電圧GND に、
ゲートが ANDゲート19の出力端子に、ドレインがBUS-ラ
イン12に接続されると共にプルアップ抵抗35を介して電
源電圧VDD に接続されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正内容】
【００６３】以下、PtoSシフトレジスタ172 はPtoSシフ
トクロック17b の”Ｈ”レベルの立上がりをトリガとし
て順次シフト動作を行なうことにより、１バイトの送信
データ列の最上位の出力ビットデータ(7) 〜最下位の出
力ビットデータ列(0) までをPtoSシフトレジスタ出力17
c として順次シリアルデータに変換して出力する。この
PtoSシフトレジスタ出力17c は PWM部173 により PWM変
調された PWM出力17dとしてセレクタ175 から順次出力
される。図１において、参照符号24, 25, 26はいずれも
差動コンパレータであり、伝送路11, 12上のデータ波形
は受信時にはこれらの差動コンパレータ24, 25, 26に入
力される。
トクロック17b の”Ｈ”レベルの立上がりをトリガとし
て順次シフト動作を行なうことにより、１バイトの送信
データ列の最上位の出力ビットデータ(7) 〜最下位の出
力ビットデータ列(0) までをPtoSシフトレジスタ出力17
c として順次シリアルデータに変換して出力する。この
PtoSシフトレジスタ出力17c は PWM部173 により PWM変
調された PWM出力17dとしてセレクタ175 から順次出力
される。図１において、参照符号24, 25, 26はいずれも
差動コンパレータであり、伝送路11, 12上のデータ波形
は受信時にはこれらの差動コンパレータ24, 25, 26に入
力される。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (6)
- 【請求項１】 他へ送信すべき送信データを記憶する第
１の記憶手段と、 通信相手として自身を指定したエラー検出用データを記
憶する第２の記憶手段と、 前記第１の記憶手段または前記第２の記憶手段が記憶し
ているデータの内のいずれかを第１の制御信号に基づい
て選択し、送信フレームに組み立てて出力する送信フレ
ーム組み立て手段と、 第２の制御信号により活性状態または非活性状態に制御
され、活性状態である場合に前記送信フレーム組み立て
手段から出力された送信フレームの信号の同相信号を２
線式データ回線の第１のラインへ出力する第１の信号出
力手段と、 第３の制御信号により活性状態または非活性状態に制御
され、活性状態である場合に前記送信フレーム組み立て
手段から出力された送信フレームの信号の逆相信号を前
記２線式データ回線の第２のラインへ出力する第２の信
号出力手段と、 前記２線式データ回線の前記第１のライン及び前記第２
のラインにて伝達される信号を入力し、第４の制御信号
に基づいて前記第１のライン及び前記第２のライン双方
にて伝達される信号, 前記第１のラインのみにて伝達さ
れる信号, 前記第２のラインのみにて伝達される信号の
内のいずれか一つに基づいた受信データを選択する受信
データ選択手段と、 前記受信データ選択手段が選択したデータを解読するデ
ータ解読手段と、 前記２線式データ回線の前記第１のライン及び前記第２
のラインと接続されており、いずれかのラインでの回線
エラーを検出した場合にそのラインを特定する情報を含
むエラー検出信号を出力するエラー検出手段と、 前記エラー検出手段がエラー検出信号を出力しない場合
は、前記第１の制御信号を出力して前記送信フレーム組
み立て手段に前記第１の記憶手段が記憶している前記送
信データを選択させ、前記第２の制御信号を出力して前
記第１の信号出力手段を活性状態にさせ、前記第３の制
御信号を出力して前記第２の信号出力手段を活性状態に
させ、前記第４の制御信号を出力して前記受信データ選
択手段に前記第１のライン及び前記第２のライン双方に
て伝達される信号に基づいたデータを選択させ、 前記エラー検出手段がエラー検出信号を出力している場
合は、前記第１の制御信号を出力して前記送信フレーム
組み立て手段に前記第２の記憶手段が記憶している前記
エラー検出用データを一旦選択させ、前記第４の制御信
号を出力して前記受信データ選択手段に前記第１のライ
ンのみにて伝達される信号または前記第２のラインのみ
にて伝達される信号の内のエラーが検出されていない方
の信号に基づいた受信データを選択させ、 前記２線式データ回線に出力された前記エラー検出用デ
ータの信号を前記受信データ選択手段が選択して入力し
ている間に前記エラー検出手段がエラー検出信号を出力
した場合は、前記第２の制御信号または前記第３の制御
信号を出力してエラーが検出されている方のラインに接
続している前記第１の信号出力手段または前記第２の信
号出力手段を非活性状態にさせる制御手段とを備えたこ
とを特徴とする通信制御装置。 - 【請求項２】 他へ送信すべき送信データを記憶する第
１の記憶手段と、 通信相手として自身を指定したエラー検出用データと、
通信相手として２線式データ回線に接続する全ての通信
相手を指定すると共に送信元を特定する情報を含むエラ
ー通知用データとを記憶する第２の記憶手段と、 前記第１の記憶手段または前記第２の記憶手段が記憶し
ているデータの内のいずれかを第１の制御信号に基づい
て選択し、送信フレームに組み立てて出力する送信フレ
ーム組み立て手段と、 第２の制御信号により活性状態または非活性状態に制御
され、活性状態である場合に前記送信フレーム組み立て
手段から出力された送信フレームの信号の同相信号を前
記２線式データ回線の第１のラインへ出力する第１の信
号出力手段と、 第３の制御信号により活性状態または非活性状態に制御
され、活性状態である場合に前記送信フレーム組み立て
手段から出力された送信フレームの信号の逆相信号を前
記２線式データ回線の第２のラインへ出力する第２の信
号出力手段と、 前記２線式データ回線の前記第１のライン及び前記第２
のラインにて伝達される信号を入力し、第４の制御信号
に基づいて前記第１のライン及び前記第２のライン双方
にて伝達される信号, 前記第１のラインのみにて伝達さ
れる信号, 前記第２のラインのみにて伝達される信号の
内のいずれか一つに基づいた受信データを選択する受信
データ選択手段と、 前記受信データ選択手段が選択したデータを解読するデ
ータ解読手段と、 前記２線式データ回線の前記第１のライン及び前記第２
のラインと接続されており、いずれかのラインでの回線
エラーを検出した場合にそのラインを特定する情報を含
むエラー検出信号を出力するエラー検出手段と、 前記エラー検出手段がエラー検出信号を出力しない場合
は、前記第１の制御信号を出力して前記送信フレーム組
み立て手段に前記第１の記憶手段が記憶している前記送
信データを選択させ、前記第２の制御信号を出力して前
記第１の信号出力手段を活性状態にさせ、前記第３の制
御信号を出力して前記第２の信号出力手段を活性状態に
させ、前記第４の制御信号を出力して前記受信データ選
択手段に与えて前記第１のライン及び前記第２のライン
双方にて伝達される信号に基づいたデータを選択させ、 前記エラー検出手段がエラー検出信号を出力している場
合は、前記第１の制御信号を出力して前記送信フレーム
組み立て手段に前記第２の記憶手段が記憶している前記
エラー検出用データを一旦選択させ、前記第４の制御信
号を出力して前記受信データ選択手段に前記第１のライ
ンのみにて伝達される信号または前記第２のラインのみ
にて伝達される信号の内のエラーが検出されていない方
の信号に基づいた受信データを選択させ、 前記２線式データ回線に出力された前記エラー検出用デ
ータの信号を前記受信データ選択手段が選択して入力し
ている間に前記エラー検出手段がエラー検出信号を出力
した場合は、前記第２の制御信号または前記第３の制御
信号を出力してエラーが検出されている方のラインに接
続している前記第１の信号出力手段または前記第２の信
号出力手段を非活性状態にさせると共に、前記第１の制
御信号を出力して前記送信フレーム組み立て手段に前記
第２の記憶手段が記憶している前記エラー通知用データ
を選択させる制御手段とを備えたことを特徴とする通信
制御装置。 - 【請求項３】 送信元を特定する情報を含む他へ送信す
べき送信データを記憶する第１の記憶手段と、 通信相手として自身を指定したエラー検出用データと、
通信相手として２線式データ回線に接続する全ての通信
相手を指定すると共に送信元を特定する情報及び回線エ
ラーを検出したことを示す情報を含むエラー通知用デー
タとを記憶する第２の記憶手段と、 他の通信相手から前記エラー通知用データを受信した場
合に、それに含まれる送信元を特定する情報を記憶する
第３の記憶手段と、 前記第１の記憶手段または前記第２の記憶手段が記憶し
ているデータの内のいずれかを第１の制御信号に基づい
て選択し、送信開始信号を付加して送信フレームに組み
立てて出力する送信フレーム組み立て手段と、 第２の制御信号により活性状態または非活性状態に制御
され、活性状態である場合に前記送信フレーム組み立て
手段から出力された送信フレームの信号の同相信号を前
記２線式データ回線の第１のラインへ出力する第１の信
号出力手段と、 第３の制御信号により活性状態または非活性状態に制御
され、活性状態である場合に前記送信フレーム組み立て
手段から出力された送信フレームの信号の逆相信号を前
記２線式データ回線の第２のラインへ出力する第２の信
号出力手段と、 前記２線式データ回線の前記第１のライン及び前記第２
のラインにて伝達される信号を入力し、第４の制御信号
に基づいて前記第１のライン及び前記第２のライン双方
にて伝達される信号, 前記第１のラインのみにて伝達さ
れる信号, 前記第２のラインのみにて伝達される信号の
内のいずれか一つに基づいた受信データを選択する受信
データ選択手段と、 前記受信データ選択手段が選択したデータを解読するデ
ータ解読手段と、 前記２線式データ回線の前記第１のライン及び前記第２
のラインと接続されており、いずれかのラインでの回線
エラーを検出した場合にそのラインを特定する情報を含
むエラー検出信号を出力するエラー検出手段と、 前記エラー検出手段がエラー検出信号を出力しない場合
は、前記第１の制御信号を出力して前記送信フレーム組
み立て手段に前記第１の記憶手段が記憶している前記送
信データを選択させ、前記第２の制御信号を出力して前
記第１の信号出力手段を活性状態にさせ、前記第３の制
御信号を出力して前記第２の信号出力手段を活性状態に
させ、前記第４の制御信号を出力して前記受信データ選
択手段に前記第１のライン及び前記第２のライン双方に
て伝達される信号に基づいたデータを選択させ、 前記エラー検出手段がエラー検出信号を出力している間
に他の通信相手から前記送信データを受信した場合は、
それに含まれる送信元を特定する情報を前記第３の記憶
手段が記憶している情報と比較し、比較結果が一致して
いる場合はそのまま受信し、比較結果が不一致の場合は
前記第１の制御信号を出力して前記送信フレーム組み立
て手段に前記第２の記憶手段が記憶している前記エラー
検出用データを一旦選択させ、前記第４の制御信号を出
力して前記受信データ選択手段に前記第１のラインのみ
にて伝達される信号または前記第２のラインのみにて伝
達される信号の内のエラーが検出されていない方の信号
に基づいた受信データを選択させ、 前記２線式データ回線に出力された前記エラー検出用デ
ータの信号を前記受信データ選択手段が選択して入力し
ている間に前記エラー検出手段がエラー検出信号を出力
した場合は、前記第２の制御信号または前記第３の制御
信号を出力してエラーが検出されている方のラインに接
続している前記第１の信号出力手段または前記第２の信
号出力手段を非活性状態にさせる制御手段とを備えたこ
とを特徴とする通信制御装置。 - 【請求項４】 他へ送信すべき送信データを記憶する第
１の記憶手段と、 通信相手として自身を指定したエラー検出用データと、
通信相手として２線式データ回線に接続する全ての通信
相手を指定すると共に送信元を特定する情報及び回線エ
ラーを検出しなかったことを示す情報を含むエラー通知
用データとを記憶する第２の記憶手段と、 前記第１の記憶手段または前記第２の記憶手段が記憶し
ているデータの内のいずれかを第１の制御信号に基づい
て選択し、選択したデータの送信の開始を意味する送信
開始信号を付加して送信フレームに組み立てて出力する
送信フレーム組み立て手段と、 第２の制御信号により活性状態または非活性状態に制御
され、活性状態である場合に前記送信フレーム組み立て
手段から出力された送信フレームの信号の同相信号を前
記２線式データ回線の第１のラインへ出力する第１の信
号出力手段と、 第３の制御信号により活性状態または非活性状態に制御
され、活性状態である場合に前記送信フレーム組み立て
手段から出力された送信フレームの信号の逆相信号を前
記２線式データ回線の第２のラインへ出力する第２の信
号出力手段と、 前記２線式データ回線の前記第１のライン及び前記第２
のラインにて伝達される信号を入力し、第４の制御信号
に基づいて前記第１のライン及び前記第２のライン双方
にて伝達される信号, 前記第１のラインのみにて伝達さ
れる信号, 前記第２のラインのみにて伝達される信号の
内のいずれか一つに基づいた受信データを選択する受信
データ選択手段と、 前記受信データ選択手段が選択したデータを解読するデ
ータ解読手段と、 前記２線式データ回線の前記第１のライン及び前記第２
のラインと接続されており、いずれかのラインでの回線
エラーを検出した場合にそのラインを特定する情報を含
むエラー検出信号を出力するエラー検出手段と、 前記エラー検出手段がエラー検出信号を出力しない場合
は、前記第１の制御信号を出力して前記送信フレーム組
み立て手段に前記第１の記憶手段が記憶している前記送
信データを選択させ、前記第２の制御信号を出力して前
記第１の信号出力手段を活性状態にさせ、前記第３の制
御信号を出力して前記第２の信号出力手段を活性状態に
させ、前記第４の制御信号を出力して前記受信データ選
択手段に与えて前記第１のライン及び前記第２のライン
双方にて伝達される信号に基づいたデータを選択させ、 前記エラー検出手段がエラー検出信号を出力している場
合は、前記第１の制御信号を出力して前記送信フレーム
組み立て手段に前記第２の記憶手段が記憶している前記
エラー検出用データを一旦選択させ、前記第４の制御信
号を出力して前記受信データ選択手段に前記第１のライ
ンのみにて伝達される信号または前記第２のラインのみ
にて伝達される信号の内のエラーが検出されていない方
の信号に基づいた受信データを選択させ、 前記２線式データ回線に出力された前記エラー検出用デ
ータの信号を前記受信データ選択手段が選択して入力し
ている間に前記エラー検出手段がエラー検出信号を出力
しなかった場合は、前記第２の制御信号または前記第３
の制御信号を出力してエラーが検出されている方のライ
ンに接続している前記第１の信号出力手段または前記第
２の信号出力手段を非活性状態にさせると共に、前記第
１の制御信号を出力して前記送信フレーム組み立て手段
に前記第２の記憶手段が記憶している前記エラー通知用
データを選択させる制御手段とを備えたことを特徴とす
る通信制御装置。 - 【請求項５】 他へ送信すべき送信データを記憶する第
１の記憶手段と、 送信されるべき通信相手として前記ラインに接続する全
ての通信相手を指定すると共に送信元を特定する情報及
び回線エラーを検出したことを示す情報を含む第１のエ
ラー通知用データと、送信されるべき通信相手として前
記ラインに接続する全ての通信相手を指定すると共に送
信元を特定する情報及び回線エラーを検出しなかったこ
とを示す情報を含む第２のエラー通知用データとを格納
した第２の記憶手段と、 前記第１の記憶手段または前記第２の記憶手段が記憶し
ているデータの内のいずれかを第１の制御信号に基づい
て選択し、選択したデータの送信の開始を意味する送信
開始信号を付加して送信フレームに組み立てて出力する
送信フレーム組み立て手段と、 第２の制御信号により活性状態または非活性状態に制御
され、活性状態である場合に前記送信フレーム組み立て
手段から出力された送信フレームの信号の同相信号を２
線式データ回線の第１のラインへ出力する第１の信号出
力手段と、 第３の制御信号により活性状態または非活性状態に制御
され、活性状態である場合に前記送信フレーム組み立て
手段から出力された送信フレームの信号の逆相信号を前
記２線式データ回線の第２のラインへ出力する第２の信
号出力手段と、 前記２線式データ回線の前記第１のライン及び前記第２
のラインにて伝達される信号を入力し、第４の制御信号
に基づいて前記第１のライン及び前記第２のライン双方
にて伝達される信号, 前記第１のラインのみにて伝達さ
れる信号, 前記第２のラインのみにて伝達される信号の
内のいずれか一つに基づいた受信データを選択する受信
データ選択手段と、 前記受信データ選択手段が選択したデータを解読するデ
ータ解読手段と、 前記２線式データ回線の前記第１のライン及び前記第２
のラインと接続されており、いずれかのラインでの回線
エラーを検出した場合にそのラインを特定する情報を含
むエラー検出信号を出力するエラー検出手段と、 前記エラー検出手段がエラー検出信号を出力しない場合
は、前記第１の制御信号を出力して前記送信フレーム組
み立て手段に前記第１の記憶手段が記憶している前記送
信データを選択させ、前記第２の制御信号を出力して前
記第１の信号出力手段を活性状態にさせ、前記第３の制
御信号を出力して前記第２の信号出力手段を活性状態に
させ、前記第４の制御信号を出力して前記受信データ選
択手段に与えて前記第１のライン及び前記第２のライン
双方にて伝達される信号に基づいたデータを選択させ、 前記エラー検出手段がエラー検出信号を出力している場
合は、前記第１の制御信号を出力して前記送信フレーム
組み立て手段に前記送信開始信号を出力させ、前記第４
の制御信号を出力して前記受信データ選択手段に前記第
１のラインのみにて伝達される信号または前記第２のラ
インのみにて伝達される信号の内のエラーが検出されて
いない方の信号に基づいた受信データを選択させ、 前記２線式データ回線に出力された前記送信開始信号に
基づいた信号を前記受信データ選択手段が選択して入力
している間に前記エラー検出手段がエラー検出信号を出
力した場合は、前記第２の制御信号または前記第３の制
御信号を出力してエラーが検出されている方のラインに
接続している前記第１の信号出力手段または前記第２の
信号出力手段を非活性状態にさせると共に、前記第１の
制御信号を前記送信フレーム組み立て手段に与えて前記
第２の記憶手段が記憶している前記第１のエラー通知用
データを選択させ、 前記２線式データ回線に出力された前記送信開始信号に
基づいた信号を前記受信データ選択手段が選択して入力
している間に前記エラー検出手段がエラー検出信号を出
力しなかった場合は、前記第２の制御信号及び前記第３
の制御信号を出力して前記第１の信号出力手段及び前記
第２の信号出力手段を活性状態にさせると共に、前記第
１の制御信号を出力して前記送信フレーム組み立て手段
に前記第２の記憶手段が記憶している前記第２のエラー
通知用データを選択させる制御手段とを備えたことを特
徴とする通信制御装置。 - 【請求項６】 送信元を特定する情報を含む他へ送信す
べき送信データを記憶する第１の記憶手段と、 通信相手として自身を指定したエラー検出用データと、
通信相手として２線式データ回線に接続する全ての通信
相手を指定すると共に送信元を特定する情報及び前記２
線式データ回線のいずれのラインにエラーが発生してい
るかを特定する情報を含むエラー通知用データを記憶す
る第２の記憶手段と、 他の通信相手から前記エラー通知用データを受信した場
合に、それに含まれる送信元を特定する情報及び前記２
線式データ回線のいずれのラインにエラーが発生してい
るかを特定する情報を記憶する第３の記憶手段と、 前記第１の記憶手段または前記第２の記憶手段が記憶し
ているデータの内のいずれかを第１の制御信号に基づい
て選択し、送信開始信号を付加して送信フレームに組み
立てて出力する送信フレーム組み立て手段と、 第２の制御信号により活性状態または非活性状態に制御
され、活性状態である場合に前記送信フレーム組み立て
手段から出力された送信フレームの信号の同相信号を２
線式データ回線の第１のラインへ出力する第１の信号出
力手段と、 第３の制御信号により活性状態または非活性状態に制御
され、活性状態である場合に前記送信フレーム組み立て
手段から出力された送信フレームの信号の逆相信号を前
記２線式データ回線の第２のラインへ出力する第２の信
号出力手段と、 前記２線式データ回線の前記第１のライン及び前記第２
のラインにて伝達される信号を入力し、第４の制御信号
に基づいて前記第１のライン及び前記第２のライン双方
にて伝達される信号, 前記第１のラインのみにて伝達さ
れる信号, 前記第２のラインのみにて伝達される信号の
内のいずれか一つに基づいた受信データを選択する受信
データ選択手段と、 前記受信データ選択手段が選択したデータを解読するデ
ータ解読手段と、 前記２線式データ回線の前記第１のライン及び前記第２
のラインと接続されており、いずれかのラインでの回線
エラーを検出した場合にそのラインを特定する情報を含
むエラー検出信号を出力するエラー検出手段と、 前記エラー検出手段がエラー検出信号を出力しない場合
は、前記第１の制御信号を出力して前記送信フレーム組
み立て手段に前記第１の記憶手段が記憶している前記送
信データを選択させ、前記第２の制御信号を出力して前
記第１の信号出力手段を活性状態にさせ、前記第３の制
御信号を出力して前記第２の信号出力手段を活性状態に
させ、前記第４の制御信号を出力して前記受信データ選
択手段に与えて前記第１のライン及び前記第２のライン
双方にて伝達される信号に基づいたデータを選択させ、 他の通信相手からデータを受信した場合に、受信したデ
ータが前記エラー通知用データである場合はそれに含ま
れる送信元を特定する情報及び前記２線式データ回線の
いずれのラインにエラーが発生しているかを特定する情
報を前記第３の記憶手段に記憶させ、 以降の送受信に際して、前記第１の制御信号を出力して
前記送信フレーム組み立て手段に前記送信開始信号を出
力させ、前記第４の制御信号を出力して前記受信データ
選択手段に前記第１のラインのみにて伝達される信号ま
たは前記第２のラインのみにて伝達される信号の内の前
記第３の記憶手段に記憶されているラインとは異なる方
の信号に基づいた受信データを選択させ、 前記２線式データ回線に出力された前記送信開始信号に
基づいた信号を前記受信データ選択手段が選択して入力
している間に前記エラー検出手段がエラー検出信号を出
力した場合は、前記第２の制御信号または前記第３の制
御信号を出力してエラーが検出されている方のラインに
接続している前記第１の信号出力手段または前記第２の
信号出力手段を非活性状態にさせると共に、前記第１の
制御信号を前記送信フレーム組み立て手段に与えて前記
第２の記憶手段が記憶している前記第１のエラー通知用
データを選択させ、 前記２線式データ回線に出力された前記送信開始信号に
基づいた信号を前記受信データ選択手段が選択して入力
している間に前記エラー検出手段がエラー検出信号を出
力しなかった場合は、前記第２の制御信号及び前記第３
の制御信号を出力して前記第１の信号出力手段及び前記
第２の信号出力手段を活性状態にさせると共に、前記第
１の制御信号を出力して前記送信フレーム組み立て手段
に前記第２の記憶手段が記憶している前記第２のエラー
通知用データを選択させる制御手段とを備えたことを特
徴とする通信制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322588A JPH07177202A (ja) | 1993-12-21 | 1993-12-21 | 通信制御装置 |
| EP94120140A EP0664628A2 (en) | 1993-12-21 | 1994-12-19 | Communication controlling apparatus |
| US08/359,769 US5528754A (en) | 1993-12-21 | 1994-12-20 | Communication controlling apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322588A JPH07177202A (ja) | 1993-12-21 | 1993-12-21 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07177202A true JPH07177202A (ja) | 1995-07-14 |
Family
ID=18145379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5322588A Pending JPH07177202A (ja) | 1993-12-21 | 1993-12-21 | 通信制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5528754A (ja) |
| EP (1) | EP0664628A2 (ja) |
| JP (1) | JPH07177202A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701410A (en) * | 1996-09-09 | 1997-12-23 | Ford Motor Company | Method and system for detecting fault conditions on multiplexed networks |
| US6037779A (en) * | 1997-09-17 | 2000-03-14 | Chrysler Corporation | Bus isolation/diagnostic tool |
| CA2280571A1 (en) * | 1998-11-30 | 2000-05-30 | Daimlerchrysler Corporation | J1850 application specific integrated circuit (asic) and messaging technique |
| DE19901193A1 (de) * | 1999-01-14 | 2000-07-20 | Siemens Ag | Verfahren und Einrichtung zur Sendesignalüberwachung |
| DE10340034A1 (de) * | 2003-08-28 | 2005-03-31 | Pierburg Gmbh | Potentiometervorrichtung zur Erfassung von Ventilpositionen |
| JP4419067B2 (ja) * | 2004-07-26 | 2010-02-24 | 株式会社日立製作所 | ディジタルインターフェースを有する半導体装置、メモリ素子及びメモリモジュール |
| TWI876760B (zh) * | 2022-12-23 | 2025-03-11 | 立錡科技股份有限公司 | 上拉電壓偵測電路與上拉電壓偵測方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE794181A (nl) * | 1971-12-01 | 1973-07-18 | Int Standard Electric Corp | Inrichting voor het bepalen van de soort en de plaats van fouten bij de overdracht van gegevenstekens |
| US4527271A (en) * | 1982-08-17 | 1985-07-02 | The Foxboro Company | Process control system with improved fault isolation |
| JPH0752886B2 (ja) * | 1987-12-19 | 1995-06-05 | 富士通株式会社 | ループ型ネットワークの構成方法 |
| FR2654564B1 (fr) * | 1989-11-10 | 1992-01-17 | Renault | Interface de ligne pour un reseau de transmission d'informations. |
| JP2513919B2 (ja) * | 1990-09-05 | 1996-07-10 | 株式会社日立製作所 | 構成制御装置の再構成機能停止防止方式 |
-
1993
- 1993-12-21 JP JP5322588A patent/JPH07177202A/ja active Pending
-
1994
- 1994-12-19 EP EP94120140A patent/EP0664628A2/en not_active Withdrawn
- 1994-12-20 US US08/359,769 patent/US5528754A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5528754A (en) | 1996-06-18 |
| EP0664628A2 (en) | 1995-07-26 |
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