JPH07181514A - 液晶表示装置 - Google Patents
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- JPH07181514A JPH07181514A JP12771691A JP12771691A JPH07181514A JP H07181514 A JPH07181514 A JP H07181514A JP 12771691 A JP12771691 A JP 12771691A JP 12771691 A JP12771691 A JP 12771691A JP H07181514 A JPH07181514 A JP H07181514A
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
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Abstract
(57)【要約】
【目的】 点欠陥が発生せず、しかも製造コストの上昇
や蓄積容量部におけるショートの発生といった問題がな
く、さらに開口率の減少も少ない液晶駆動用半導体装置
基板を備えたアクティブマトリックス型の液晶表示装置
を提供することを目的とする。 【構成】 透明基板13の一主面上に、それぞれに駆動用
半導体素子15および蓄積容量が形成された表示用画素群
を有する液晶駆動用半導体装置基板を具備してなる液晶
表示装置において、前記蓄積容量は、表示電極16と透明
基板13の一主面上に設けたTaN から成る蓄積容量金属配
線1bとの間に、金属陽極酸化膜18を配置することにより
形成されていることを特徴とする。
や蓄積容量部におけるショートの発生といった問題がな
く、さらに開口率の減少も少ない液晶駆動用半導体装置
基板を備えたアクティブマトリックス型の液晶表示装置
を提供することを目的とする。 【構成】 透明基板13の一主面上に、それぞれに駆動用
半導体素子15および蓄積容量が形成された表示用画素群
を有する液晶駆動用半導体装置基板を具備してなる液晶
表示装置において、前記蓄積容量は、表示電極16と透明
基板13の一主面上に設けたTaN から成る蓄積容量金属配
線1bとの間に、金属陽極酸化膜18を配置することにより
形成されていることを特徴とする。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は液晶表示装置に係り、ア
クティブマトリックス型の液晶表示装置に関する。
クティブマトリックス型の液晶表示装置に関する。
【０００３】
【従来の技術】近年、非晶質シリコン（a-Si）膜を用い
た薄膜トランジスタ（TFT ）をスイッチング素子として
設けたアクティブマトリックス型液晶表示装置（LCD ）
が注目されている。安価なガラス基板上に低温成膜がで
きるa-Si膜を用いて TFTアレイを構成することにより、
大面積、高精細、高画質かつ安価なパネルディスプレイ
（フラット型テレビジョン）を実現できる可能性がある
からである。
た薄膜トランジスタ（TFT ）をスイッチング素子として
設けたアクティブマトリックス型液晶表示装置（LCD ）
が注目されている。安価なガラス基板上に低温成膜がで
きるa-Si膜を用いて TFTアレイを構成することにより、
大面積、高精細、高画質かつ安価なパネルディスプレイ
（フラット型テレビジョン）を実現できる可能性がある
からである。
【０００４】ところで、図13はこの種の液晶表示装置に
おける液晶駆動用半導体装置基板の画素の等価回路を示
したものであるが、同図に示したように、TFT のゲート
とソース間の浮遊容量（Cgs ）のカップリングにより、
アドレスパルスを与えるスイッチングを行う際、画素電
位の変化が発生することから、この画素電位の変化を抑
えるために、液晶層（Lc）に並列に蓄積容量（Cs）が設
けられる。図13において、１はアドレス配線、２はデー
タ配線である。
おける液晶駆動用半導体装置基板の画素の等価回路を示
したものであるが、同図に示したように、TFT のゲート
とソース間の浮遊容量（Cgs ）のカップリングにより、
アドレスパルスを与えるスイッチングを行う際、画素電
位の変化が発生することから、この画素電位の変化を抑
えるために、液晶層（Lc）に並列に蓄積容量（Cs）が設
けられる。図13において、１はアドレス配線、２はデー
タ配線である。
【０００５】一方、従来、このような画素回路を構成す
る液晶駆動用半導体装置基板は、たとえば図14に断面的
に示すように構成されている。すなわち、ガラス基板３
の一方の面上に、アドレス配線１とこのアドレス配線１
に接続されたゲート電極線1a、および蓄積容量線1b、こ
れらを被覆する絶縁膜４、この絶縁膜４を介してゲート
電極線1a上に形成されたTFT の半導体薄膜５と、その両
端に形成されたドレイン電極2aおよびソース電極2b、絶
縁膜４を介して蓄積容量線1b上に、この蓄積容量線1bと
蓄積容量を形成するように設けられた表示電極６、絶縁
膜４上にアドレス配線１とほぼ直交するように形成され
たデータ配線２とを具備した構成となっており、TFT の
ドレイン電極2aはデータ配線２に接続され、ソース電極
2bは表示電極６に接続されている。
る液晶駆動用半導体装置基板は、たとえば図14に断面的
に示すように構成されている。すなわち、ガラス基板３
の一方の面上に、アドレス配線１とこのアドレス配線１
に接続されたゲート電極線1a、および蓄積容量線1b、こ
れらを被覆する絶縁膜４、この絶縁膜４を介してゲート
電極線1a上に形成されたTFT の半導体薄膜５と、その両
端に形成されたドレイン電極2aおよびソース電極2b、絶
縁膜４を介して蓄積容量線1b上に、この蓄積容量線1bと
蓄積容量を形成するように設けられた表示電極６、絶縁
膜４上にアドレス配線１とほぼ直交するように形成され
たデータ配線２とを具備した構成となっており、TFT の
ドレイン電極2aはデータ配線２に接続され、ソース電極
2bは表示電極６に接続されている。
【０００６】なお、前記構造に限らず、蓄積容量線1bは
光を透過しないため開口率が減少するという問題があ
り、蓄積容量線1bの面積をできるだけ小さくしたいとい
う要望がある。
光を透過しないため開口率が減少するという問題があ
り、蓄積容量線1bの面積をできるだけ小さくしたいとい
う要望がある。
【０００７】また、このような構成の液晶駆動用半導体
装置基板では、配線パターンの乱れによりデータ配線２
と表示電極６がショートし、点欠陥が発生することがあ
った。このため近年、図15に断面的に示すように、表示
電極６上および先に形成した絶縁膜４（以下、第１の絶
縁膜と記す）上を、表示電極６とソース電極2bとの接続
部分を除いて第２の絶縁膜７で被覆し、これによって上
記したような点欠陥の発生を防止することが検討されて
いる。
装置基板では、配線パターンの乱れによりデータ配線２
と表示電極６がショートし、点欠陥が発生することがあ
った。このため近年、図15に断面的に示すように、表示
電極６上および先に形成した絶縁膜４（以下、第１の絶
縁膜と記す）上を、表示電極６とソース電極2bとの接続
部分を除いて第２の絶縁膜７で被覆し、これによって上
記したような点欠陥の発生を防止することが検討されて
いる。
【０００８】しかしながら、前記構造では層間絶縁膜が
第１の絶縁膜４および第２の絶縁膜７の２層に形成され
ることになるため、次のような問題がある。すなわち、
通常この絶縁膜７は CVD法もしくはプラズマ CVD法によ
り形成されるが、この種の装置は価格が高いため、 CVD
膜を 2回堆積することは製造コスト高となる。
第１の絶縁膜４および第２の絶縁膜７の２層に形成され
ることになるため、次のような問題がある。すなわち、
通常この絶縁膜７は CVD法もしくはプラズマ CVD法によ
り形成されるが、この種の装置は価格が高いため、 CVD
膜を 2回堆積することは製造コスト高となる。
【０００９】また、ゲート電極線1aと半導体薄膜５間の
絶縁膜厚を適正にするためには、第１の絶縁膜４の膜厚
を薄くせざるをえず、このために表示電極６と蓄積容量
線1bとの間でショートが発生し易くなる。
絶縁膜厚を適正にするためには、第１の絶縁膜４の膜厚
を薄くせざるをえず、このために表示電極６と蓄積容量
線1bとの間でショートが発生し易くなる。
【００１０】
【発明が解決しようとする課題】ところで、このような
構成において、蓄積容量の値 Cs は絶縁膜の比誘電率を
εs 、膜厚をd 、電極の面積をS とすると、 Cs ＝ε0 εs ／d ×S で決まる。このため大きな容量を得るためには、εs 、
S を大きく、d を小さく設定することが望ましい。しか
し、εs は材料により決まり、たとえば SiOx の場合
４、 SiNx の場合７で大きい値とはいえない。また、d
は絶縁耐圧、リーク電流、ピンホール密度の制限より小
さくすることも限界があり、 Sは開口率を上げるために
は小さくしなければならず、高い誘電率をもつ絶縁膜が
必要視される。しかも、前記開口率の増大は、画素の縮
小に伴い必要性が増している。なお、蓄積容量値 C
s は、データの書き込み時に、△Vd＝ Cgs／（ CLC＋ C
s ＋ CLC）×Vgの電圧降下が生じるため必要である。
ここで、△Vdは液晶にDC成分を発生することになるた
め、Vgの 1 %以下であることが必要である。通常のFET
で Cgs〜0.1pF 、 CLC〜0.2pF であるため、 Cs は100C
gs〜10pF必要である。保持特性（τ＝ Cs R ）として
は、フリッカーを少なくするためにフレームタイムの５
倍、5 ×33 ms が必要で、このため Cs の値と抵抗に対
して通常は、 Cs R ≧5 ×33 ms が必要である。
構成において、蓄積容量の値 Cs は絶縁膜の比誘電率を
εs 、膜厚をd 、電極の面積をS とすると、 Cs ＝ε0 εs ／d ×S で決まる。このため大きな容量を得るためには、εs 、
S を大きく、d を小さく設定することが望ましい。しか
し、εs は材料により決まり、たとえば SiOx の場合
４、 SiNx の場合７で大きい値とはいえない。また、d
は絶縁耐圧、リーク電流、ピンホール密度の制限より小
さくすることも限界があり、 Sは開口率を上げるために
は小さくしなければならず、高い誘電率をもつ絶縁膜が
必要視される。しかも、前記開口率の増大は、画素の縮
小に伴い必要性が増している。なお、蓄積容量値 C
s は、データの書き込み時に、△Vd＝ Cgs／（ CLC＋ C
s ＋ CLC）×Vgの電圧降下が生じるため必要である。
ここで、△Vdは液晶にDC成分を発生することになるた
め、Vgの 1 %以下であることが必要である。通常のFET
で Cgs〜0.1pF 、 CLC〜0.2pF であるため、 Cs は100C
gs〜10pF必要である。保持特性（τ＝ Cs R ）として
は、フリッカーを少なくするためにフレームタイムの５
倍、5 ×33 ms が必要で、このため Cs の値と抵抗に対
して通常は、 Cs R ≧5 ×33 ms が必要である。
【００１１】他方、 Cs R ＝ε0 εs ／d ×S ・ d／S
ρ＝ε0 εs ・ρであるため、 εs ρ≧1.9 ×1012 となる。このため SiO2 （εs ＝ 4) ではρ≧4.7 ×10
11Ωcm、SiN （εs ＝ 7) ではρ≧2.7 ×1011Ωcm、Ta
O （εs ＝30) ではρ≧6.2 ×1010Ωcmである。しか
し、実際には Rは RcsとTFT のoff 抵抗（ Roff ）との
並列抵抗であるため、おおよそ前記の２倍となりたとえ
ばTaO ではρ≧1.2 ×1011Ωcmとなる。しかし、TaO で
はρが 3×109 Ωcmから 5×1010Ωcmであってこの条件
を満足し得ない。つまり、蓄積容量値 Cs を大きくする
ためには、比誘電率εs が大きく、抵抗率ρの大きい材
料が必要となる。
ρ＝ε0 εs ・ρであるため、 εs ρ≧1.9 ×1012 となる。このため SiO2 （εs ＝ 4) ではρ≧4.7 ×10
11Ωcm、SiN （εs ＝ 7) ではρ≧2.7 ×1011Ωcm、Ta
O （εs ＝30) ではρ≧6.2 ×1010Ωcmである。しか
し、実際には Rは RcsとTFT のoff 抵抗（ Roff ）との
並列抵抗であるため、おおよそ前記の２倍となりたとえ
ばTaO ではρ≧1.2 ×1011Ωcmとなる。しかし、TaO で
はρが 3×109 Ωcmから 5×1010Ωcmであってこの条件
を満足し得ない。つまり、蓄積容量値 Cs を大きくする
ためには、比誘電率εs が大きく、抵抗率ρの大きい材
料が必要となる。
【００１２】また他方、配線パターンの乱れによる点欠
陥の発生を防止するために、表示電極上を絶縁膜で被覆
した構造の液晶駆動用半導体装置基板が検討されてい
る。しかしながら、高価な装置を必要とする CVDもしく
はプラズマCVD 成膜法で層間絶縁膜を２層堆積しなけれ
ばならない。さらに、蓄積容量線と表示電極との間でシ
ョートが発生し易いという問題がある一方、開口率の減
少を抑えるために蓄積容量線の面積をできるだけ小さく
したいという要望がある。
陥の発生を防止するために、表示電極上を絶縁膜で被覆
した構造の液晶駆動用半導体装置基板が検討されてい
る。しかしながら、高価な装置を必要とする CVDもしく
はプラズマCVD 成膜法で層間絶縁膜を２層堆積しなけれ
ばならない。さらに、蓄積容量線と表示電極との間でシ
ョートが発生し易いという問題がある一方、開口率の減
少を抑えるために蓄積容量線の面積をできるだけ小さく
したいという要望がある。
【００１３】本発明はこのような点に対処してなされた
もので、点欠陥が発生せず、しかも製造コストの上昇や
蓄積容量部におけるショートの発生といった問題がな
く、さらに開口率の減少も少ない液晶駆動用半導体装置
基板を備えたアクティブマトリックス型の液晶表示装置
を提供することを目的とする。
もので、点欠陥が発生せず、しかも製造コストの上昇や
蓄積容量部におけるショートの発生といった問題がな
く、さらに開口率の減少も少ない液晶駆動用半導体装置
基板を備えたアクティブマトリックス型の液晶表示装置
を提供することを目的とする。
【００１４】［発明の構成］
【００１５】
【課題を解決するための手段】本発明は、透明基板の一
主面上に、それぞれに駆動用の薄膜トランジスタおよび
蓄積容量素子を備えた表示用画素群を有する液晶駆動用
半導体装置基板を具備して成る液晶表示装置において、
前記蓄積容量素子は、前記透明基板の一主面上に設けた
Taと Nを含む金属から成る蓄積容量金属配線、この蓄積
容量金属配線の表面に形成された金属陽極酸化膜、およ
びこの金属陽極酸化膜に接している表示電極により構成
されていることを特徴とする。
主面上に、それぞれに駆動用の薄膜トランジスタおよび
蓄積容量素子を備えた表示用画素群を有する液晶駆動用
半導体装置基板を具備して成る液晶表示装置において、
前記蓄積容量素子は、前記透明基板の一主面上に設けた
Taと Nを含む金属から成る蓄積容量金属配線、この蓄積
容量金属配線の表面に形成された金属陽極酸化膜、およ
びこの金属陽極酸化膜に接している表示電極により構成
されていることを特徴とする。
【００１６】本発明においてTaと Nを含む金属として
は、Ta、Al、Mo-Ta 、W-Ta、Nb-Ta 、Al-W-Ta 、Al-Nb-
Ta、Ti-W-Ta 、Ti-Nb-Ta、Zr-W-Ta 、Zr-Nb-Taなどの金
属で Nを含むものであればどのようなものであってもよ
い。
は、Ta、Al、Mo-Ta 、W-Ta、Nb-Ta 、Al-W-Ta 、Al-Nb-
Ta、Ti-W-Ta 、Ti-Nb-Ta、Zr-W-Ta 、Zr-Nb-Taなどの金
属で Nを含むものであればどのようなものであってもよ
い。
【００１７】
【作用】本発明に係る金属陽極酸化膜の比誘電率は、従
来用いられてきた CVDやプラズマ CVDによる SiOx 膜や
SiNx 膜の比誘電率に比べて大きいため、蓄積容量電極
の面積を小さくすることができ、開口率を上げることが
できる。ちなみに比誘電率は、従来の SiOx 膜が4 、 S
iNx 膜が7 であるのに対して、金属陽極酸化膜では、た
とえば AlOx 膜は8 、 TaOx 膜は30、Ta-N-O膜は10〜3
0、 TiOx 膜は80、 ZrOx 膜は9 といった高比誘電率を
有している。
来用いられてきた CVDやプラズマ CVDによる SiOx 膜や
SiNx 膜の比誘電率に比べて大きいため、蓄積容量電極
の面積を小さくすることができ、開口率を上げることが
できる。ちなみに比誘電率は、従来の SiOx 膜が4 、 S
iNx 膜が7 であるのに対して、金属陽極酸化膜では、た
とえば AlOx 膜は8 、 TaOx 膜は30、Ta-N-O膜は10〜3
0、 TiOx 膜は80、 ZrOx 膜は9 といった高比誘電率を
有している。
【００１８】しかも、低価格な装置で形成できる金属陽
極酸化膜を用いるため、従来の CVDやプラズマ CVD法に
より形成する絶縁膜より低コストで製造することができ
る。また、前記金属陽極酸化膜はピンホールが発生しな
いため、薄膜に形成しても蓄積容量配線と画素電極間に
ショートが発生するおそれがない。すなわち、 CVD膜や
プラズマ CVD膜は堆積により形成されるため、堆積粒子
によるピンホールの発生が避けられないのに対し、金属
陽極酸化膜は表面から酸化されるため、自己補修作用を
持ちピンホールが発生しない。したがって薄膜に形成し
ても何ら問題がない。
極酸化膜を用いるため、従来の CVDやプラズマ CVD法に
より形成する絶縁膜より低コストで製造することができ
る。また、前記金属陽極酸化膜はピンホールが発生しな
いため、薄膜に形成しても蓄積容量配線と画素電極間に
ショートが発生するおそれがない。すなわち、 CVD膜や
プラズマ CVD膜は堆積により形成されるため、堆積粒子
によるピンホールの発生が避けられないのに対し、金属
陽極酸化膜は表面から酸化されるため、自己補修作用を
持ちピンホールが発生しない。したがって薄膜に形成し
ても何ら問題がない。
【００１９】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００２０】図１は本発明にかかる一実施例において用
いた液晶駆動用半導体装置基板の要部構成を示す断面図
である。図１において、透明基板13、たとえばガラス基
板の一主面上に、金属配線材料たとえばTa0.8 N 0.2 に
よりゲート電極線11a 、蓄積容量線11b およびアドレス
配線11が形成され、これらの各配線の表面が、金属陽極
酸化膜18たとえば Ta-N-O 膜で被覆されている。
いた液晶駆動用半導体装置基板の要部構成を示す断面図
である。図１において、透明基板13、たとえばガラス基
板の一主面上に、金属配線材料たとえばTa0.8 N 0.2 に
よりゲート電極線11a 、蓄積容量線11b およびアドレス
配線11が形成され、これらの各配線の表面が、金属陽極
酸化膜18たとえば Ta-N-O 膜で被覆されている。
【００２１】また、蓄積容量線11b 上の金属陽極酸化膜
18の上には、表示電極材料たとえばITO により表示電極
16が形成され、さらにこの表示電極16上およびゲート電
極線11a 上が、絶縁膜14たとえば SiOx 膜で被覆されて
いる。さらに、前記絶縁膜14を介してゲート電極線11a
上に、たとえばa-Si膜15a 、 n+ a-Si膜15b を順に形成
し、チャンネル部の n+ a-Si膜を除去して構成された半
導体薄膜15が形成され、その両端部上に、たとえばMo/A
l によりドレイン電極12a およびソース電極12b が形成
されている。
18の上には、表示電極材料たとえばITO により表示電極
16が形成され、さらにこの表示電極16上およびゲート電
極線11a 上が、絶縁膜14たとえば SiOx 膜で被覆されて
いる。さらに、前記絶縁膜14を介してゲート電極線11a
上に、たとえばa-Si膜15a 、 n+ a-Si膜15b を順に形成
し、チャンネル部の n+ a-Si膜を除去して構成された半
導体薄膜15が形成され、その両端部上に、たとえばMo/A
l によりドレイン電極12a およびソース電極12b が形成
されている。
【００２２】そして、一方のドレイン電極12a は、絶縁
膜14上に形成されたデータ配線12に接続され、他方のソ
ース電極12b は表示電極16上の絶縁膜14に穿設したスル
ーホール19を介して表示電極16に接続されている。
膜14上に形成されたデータ配線12に接続され、他方のソ
ース電極12b は表示電極16上の絶縁膜14に穿設したスル
ーホール19を介して表示電極16に接続されている。
【００２３】このように構成された液晶駆動用半導体装
置基板では、金属陽極酸化膜の比誘電率が、たとえばTa
NO膜では10〜30、 TaOx 膜で30と、 SiOx 膜の4 や SiN
x 膜の7 に比べて大きいため、蓄積容量線11b の面積を
減少（ TaOx 膜の場合 SiOx膜に比べてほぼ1/7 程度、
(Ta0.8 N 0.2 ) x O y 膜の場合は SiOx 膜に比べてほ
ぼ1/6 程度）させることができ、これによって開口率も
上昇させることができる。
置基板では、金属陽極酸化膜の比誘電率が、たとえばTa
NO膜では10〜30、 TaOx 膜で30と、 SiOx 膜の4 や SiN
x 膜の7 に比べて大きいため、蓄積容量線11b の面積を
減少（ TaOx 膜の場合 SiOx膜に比べてほぼ1/7 程度、
(Ta0.8 N 0.2 ) x O y 膜の場合は SiOx 膜に比べてほ
ぼ1/6 程度）させることができ、これによって開口率も
上昇させることができる。
【００２４】ここで、陽極酸化膜として、前記TaNO膜の
代わりに TaOx 膜を用いることも可能であるが、この場
合はリーク電流が大きいので、ρの条件を満たすために
は陽極化成膜の化成電圧を200 V 程度に上げる必要があ
る。したがって、 TaOx 膜の膜厚はさTaNO膜の２倍とな
り容量は1/2 になってしまい、また配線の段差も大きく
なり、データ線の段線が発生し易くなるなどの可能性が
ある。
代わりに TaOx 膜を用いることも可能であるが、この場
合はリーク電流が大きいので、ρの条件を満たすために
は陽極化成膜の化成電圧を200 V 程度に上げる必要があ
る。したがって、 TaOx 膜の膜厚はさTaNO膜の２倍とな
り容量は1/2 になってしまい、また配線の段差も大きく
なり、データ線の段線が発生し易くなるなどの可能性が
ある。
【００２５】図２は前記TaNO膜について、抵抗率の組成
および化成電圧の依存性を示したものである。必要な抵
抗率より計算すると、蓄積容量のリーク電流としては、
2×10-6 A／cm2 以下（抵抗率では 1.2で1011Ωcm以
上）であることが必要である（ただしこの値はTFT の大
きさ、フレム周波数数などにより多少変化する）。図２
から分かるように、Taに Nを 1 %添加したTaNOx 膜の場
合は、化成電圧が100V でもリーク電流の条件を満足し
ているのに対し、 Nがほとんど添加されていない TaOx
膜の場合は、化成電圧が150 V でもリーク電流の条件を
満足しない。したがって、TaNOx で絶縁膜を形成する場
合は、絶縁膜の厚さを薄くできるので、同じ面積でも大
きい蓄積容量を得ることが可能となる。なお、 TaOx 膜
の場合、Taのスパッタ条件、微量な不純物によって容易
にリーク電流が増加するが、 Nを添加することによって
リーク電流が小さい値に安定する。
および化成電圧の依存性を示したものである。必要な抵
抗率より計算すると、蓄積容量のリーク電流としては、
2×10-6 A／cm2 以下（抵抗率では 1.2で1011Ωcm以
上）であることが必要である（ただしこの値はTFT の大
きさ、フレム周波数数などにより多少変化する）。図２
から分かるように、Taに Nを 1 %添加したTaNOx 膜の場
合は、化成電圧が100V でもリーク電流の条件を満足し
ているのに対し、 Nがほとんど添加されていない TaOx
膜の場合は、化成電圧が150 V でもリーク電流の条件を
満足しない。したがって、TaNOx で絶縁膜を形成する場
合は、絶縁膜の厚さを薄くできるので、同じ面積でも大
きい蓄積容量を得ることが可能となる。なお、 TaOx 膜
の場合、Taのスパッタ条件、微量な不純物によって容易
にリーク電流が増加するが、 Nを添加することによって
リーク電流が小さい値に安定する。
【００２６】また、図３に示すように、NbTaN x を下層
膜とし、この下層膜上にTaをスパッタして上層として形
成されるTa層が、抵抗率の大きいβ-Ta から抵抗率の小
さいα-Ta に変化した場合の組成比と抵抗率の関係を示
したものである。このようにTa／NbTaN x 構造化するこ
とにより、配線の低抵抗化を図ることができる。 さら
に、図４および図５はNbとTaとの合金に Nを合金化（図
４はNbx Tay N 0.2 、図５は（Ta0.85Nb0.15）x N y ）
することにより、TaN x の場合と同様に陽極酸化膜のリ
ーク電流が減少する傾向を示したものであり、図６(a)
および(b) はNbTaN x を下層膜とし、この下層膜上にTa
を積層した場合において下層膜の組成比と上層に形成し
たTa層抵抗率の関係を示し、この構成（積層化）によっ
てTa層の低抵抗化を成し得る。つまり、前記Nbの合金化
によって、より少ない Nの添加量（10 atm % 以下) で
もTaの低抵抗化を達成し得るので、下層の金属として、
陽極酸化膜のリーク電流がより小さいTa-Nb-N-O 膜、Ta
-Mo-N 合金膜、Ta-W-N合金膜などを使用し得る。なお、
条件を満たす Nの量は、製造条件によっても異なるが、
5〜45 atm % の範囲であればよく、またNb,Mo, Wの量
も Nの量により異なるが、50 atm % までの範囲ならよ
い。
膜とし、この下層膜上にTaをスパッタして上層として形
成されるTa層が、抵抗率の大きいβ-Ta から抵抗率の小
さいα-Ta に変化した場合の組成比と抵抗率の関係を示
したものである。このようにTa／NbTaN x 構造化するこ
とにより、配線の低抵抗化を図ることができる。 さら
に、図４および図５はNbとTaとの合金に Nを合金化（図
４はNbx Tay N 0.2 、図５は（Ta0.85Nb0.15）x N y ）
することにより、TaN x の場合と同様に陽極酸化膜のリ
ーク電流が減少する傾向を示したものであり、図６(a)
および(b) はNbTaN x を下層膜とし、この下層膜上にTa
を積層した場合において下層膜の組成比と上層に形成し
たTa層抵抗率の関係を示し、この構成（積層化）によっ
てTa層の低抵抗化を成し得る。つまり、前記Nbの合金化
によって、より少ない Nの添加量（10 atm % 以下) で
もTaの低抵抗化を達成し得るので、下層の金属として、
陽極酸化膜のリーク電流がより小さいTa-Nb-N-O 膜、Ta
-Mo-N 合金膜、Ta-W-N合金膜などを使用し得る。なお、
条件を満たす Nの量は、製造条件によっても異なるが、
5〜45 atm % の範囲であればよく、またNb,Mo, Wの量
も Nの量により異なるが、50 atm % までの範囲ならよ
い。
【００２７】次に上記液晶駆動用半導体装置基板の製造
例を説明する。
例を説明する。
【００２８】透明基板13、たとえばガラス基板上に、ス
パッタリング法で金属配線材料、たとえばTa-Nを 300nm
成膜し、パターニング、続いてエッチングしてゲート電
極線11a 、蓄積容量線11b およびアドレス配線11を形成
する。
パッタリング法で金属配線材料、たとえばTa-Nを 300nm
成膜し、パターニング、続いてエッチングしてゲート電
極線11a 、蓄積容量線11b およびアドレス配線11を形成
する。
【００２９】次いで、クエン酸中で100Vまで0.5mA/cm2
で定電流酸化し、続いて100Vで定電圧酸化して、上記各
配線の表面に金属陽極酸化膜18、たとえば厚さ200 nmの
TaNO膜を形成する。
で定電流酸化し、続いて100Vで定電圧酸化して、上記各
配線の表面に金属陽極酸化膜18、たとえば厚さ200 nmの
TaNO膜を形成する。
【００３０】つづいて、蓄積容量線11b 上の金属陽極酸
化膜18上に、スパッタリング法で表示電極材料、たとえ
ばITO を厚さ 100nm成膜し、パターニング後、エッチン
グして表示電極16を形成する。この後、たとえばプラズ
マCVD により厚さ 300nm程度の SiOx 膜を形成し、この
SiOx 膜の所用箇所にスルーホール19を、たとえばエッ
チング処理により穿設する。
化膜18上に、スパッタリング法で表示電極材料、たとえ
ばITO を厚さ 100nm成膜し、パターニング後、エッチン
グして表示電極16を形成する。この後、たとえばプラズ
マCVD により厚さ 300nm程度の SiOx 膜を形成し、この
SiOx 膜の所用箇所にスルーホール19を、たとえばエッ
チング処理により穿設する。
【００３１】このようにして形成した絶縁膜14上に、さ
らに厚さ 300nmのa-Si膜15a 、厚さ50nmのn+a-Si膜15b
をたとえばプラズマCVD により順に連続形成してa-Siの
島を形成した後、これらの上に、配線材料、たとえばMo
とAlをスパッタリング法により膜厚 1μm 程度に成膜
し、パターニング後、エッチングしてドレイン電極12
a、ソース電極12b 、データ配線12を形成する。しかる
後、チャンネル部のn+a-Si膜15b をエッチングすること
により、上記構造の液晶駆動用半導体装置基板が完成す
る。
らに厚さ 300nmのa-Si膜15a 、厚さ50nmのn+a-Si膜15b
をたとえばプラズマCVD により順に連続形成してa-Siの
島を形成した後、これらの上に、配線材料、たとえばMo
とAlをスパッタリング法により膜厚 1μm 程度に成膜
し、パターニング後、エッチングしてドレイン電極12
a、ソース電極12b 、データ配線12を形成する。しかる
後、チャンネル部のn+a-Si膜15b をエッチングすること
により、上記構造の液晶駆動用半導体装置基板が完成す
る。
【００３２】なお、図７は上記液晶駆動用半導体装置基
板の構成において、透明基板13、たとえばガラス基板上
に、配線抵抗を低下させるために、Al 11 ′をスパッタ
リングにより成膜し、パターニングした後に、Ta、およ
び TaNx などを被覆し、以下上記実施例の場合と同様に
して製造した構成例である。この構成例ではAlの代わり
に、Cu,Au,Ptなどを用いてもよく、また TaNx 膜を基板
全面に形成してAlまで陽極酸化して透明化してもよい。
板の構成において、透明基板13、たとえばガラス基板上
に、配線抵抗を低下させるために、Al 11 ′をスパッタ
リングにより成膜し、パターニングした後に、Ta、およ
び TaNx などを被覆し、以下上記実施例の場合と同様に
して製造した構成例である。この構成例ではAlの代わり
に、Cu,Au,Ptなどを用いてもよく、また TaNx 膜を基板
全面に形成してAlまで陽極酸化して透明化してもよい。
【００３３】図８は本発明に係るさらに他の実施例の液
晶駆動用半導体装置基板を示した断面図である。この実
施例では、アドレス配線の抵抗を下げるため、たとえば
ガラス基板13上に下地金属として、Ta-N、Mo-Ta-N 、Nb
-Ta-N 、W-Ta-W、もしくはこれらの相互間金属の合金 1
1a′、 11b′、 11c′を30nm堆積し、その上に低抵抗の
Ta層 11a″、 11b″、 11c″を170 nm積層し、さらに陽
極酸化膜の抵抗率を上げるために、前記Ta層 11a″、 1
1b″、 11c″上にTa-N、Mo-Ta-N 、Nb-Ta-N 、もしくは
W-Ta-Nの合金層 11a″′、 11b″′、 11c″′を100 nm
積層してその表面を陽極酸化したもので、以下上記実施
例の場合と同様にして製造した構成例である。
晶駆動用半導体装置基板を示した断面図である。この実
施例では、アドレス配線の抵抗を下げるため、たとえば
ガラス基板13上に下地金属として、Ta-N、Mo-Ta-N 、Nb
-Ta-N 、W-Ta-W、もしくはこれらの相互間金属の合金 1
1a′、 11b′、 11c′を30nm堆積し、その上に低抵抗の
Ta層 11a″、 11b″、 11c″を170 nm積層し、さらに陽
極酸化膜の抵抗率を上げるために、前記Ta層 11a″、 1
1b″、 11c″上にTa-N、Mo-Ta-N 、Nb-Ta-N 、もしくは
W-Ta-Nの合金層 11a″′、 11b″′、 11c″′を100 nm
積層してその表面を陽極酸化したもので、以下上記実施
例の場合と同様にして製造した構成例である。
【００３４】前記図３、図６(a) および(b) に例示した
ように、Taは通常抵抗の高い正法晶の（β-Ta ）がスパ
ッタにより形成されるが、前記のように下地金属層 11
a′、11b′、 11c′の上に製膜することによって抵抗の
低い立法晶のTa（α-Ta ）層11a″、 11b″、 11c″を
形成できる。また、前記Ta層 11a″、 11b″、 11c″上
にさらに形成されたMo-Ta 、Nb-Ta 、もしくはW-Taと N
との合金 11a″′、 11b″′、 11c″′の陽極酸化膜
も、 TaNx 陽極酸化膜と同様に高い絶縁抵抗を呈する。
なお、この例の場合において、表面に金属と Nとの合金
を積層せずに、合金層 11a′、 11b′、 11c′とTa層1
a″、 11b″、 11c″との２層構造とし、化成電圧を200
V 程度に設定すれば、同様の効果が得られる。勿論前
記Ta層に少量の Nを添加しておいてもよい。
ように、Taは通常抵抗の高い正法晶の（β-Ta ）がスパ
ッタにより形成されるが、前記のように下地金属層 11
a′、11b′、 11c′の上に製膜することによって抵抗の
低い立法晶のTa（α-Ta ）層11a″、 11b″、 11c″を
形成できる。また、前記Ta層 11a″、 11b″、 11c″上
にさらに形成されたMo-Ta 、Nb-Ta 、もしくはW-Taと N
との合金 11a″′、 11b″′、 11c″′の陽極酸化膜
も、 TaNx 陽極酸化膜と同様に高い絶縁抵抗を呈する。
なお、この例の場合において、表面に金属と Nとの合金
を積層せずに、合金層 11a′、 11b′、 11c′とTa層1
a″、 11b″、 11c″との２層構造とし、化成電圧を200
V 程度に設定すれば、同様の効果が得られる。勿論前
記Ta層に少量の Nを添加しておいてもよい。
【００３５】さらに、この例で上層の絶縁膜14の選択的
なエッチングに当たって、前記下地金属層 11a′、 11
b′、 11c″がガラス基板13のエッチングストッパーと
して機能する。
なエッチングに当たって、前記下地金属層 11a′、 11
b′、 11c″がガラス基板13のエッチングストッパーと
して機能する。
【００３６】図９は本発明に係るさらに他の実施例の液
晶駆動用半導体装置基板を示した断面図で、ITO 表示電
極16上の絶縁膜による液晶への印加電圧低下を防止する
ため、 TFT形成後に画素部の絶縁膜をエッチング除去し
た以外は、前記実施例の場合と同様なプロセスで製造・
構成されている。また、図10はCs部のゲート絶縁膜を除
去後、ITO 表示電極16を形成したプロセスで構成した例
を示し、さらに図11は表示部の段差をなくするために、
Cs用電極16′とは別にパッシベーション絶縁膜20を形成
してから、表面に表示電極16を構成した場合の例示であ
り、さらにまた図12に示すごとくTaNOなどの絶縁膜18′
による被覆は、表示部のみでなくアレイの大部分を覆う
構成としもよい。そして、所要の液晶表示装置は、いず
れの場合もアレイ基板（液晶駆動用半導体装置基板盤）
と対向電極板との間に液晶を封入することによって形成
される。なお、前記頭９〜図12において符号21は半導体
薄膜15面に設けられたストッパー絶縁膜である。
晶駆動用半導体装置基板を示した断面図で、ITO 表示電
極16上の絶縁膜による液晶への印加電圧低下を防止する
ため、 TFT形成後に画素部の絶縁膜をエッチング除去し
た以外は、前記実施例の場合と同様なプロセスで製造・
構成されている。また、図10はCs部のゲート絶縁膜を除
去後、ITO 表示電極16を形成したプロセスで構成した例
を示し、さらに図11は表示部の段差をなくするために、
Cs用電極16′とは別にパッシベーション絶縁膜20を形成
してから、表面に表示電極16を構成した場合の例示であ
り、さらにまた図12に示すごとくTaNOなどの絶縁膜18′
による被覆は、表示部のみでなくアレイの大部分を覆う
構成としもよい。そして、所要の液晶表示装置は、いず
れの場合もアレイ基板（液晶駆動用半導体装置基板盤）
と対向電極板との間に液晶を封入することによって形成
される。なお、前記頭９〜図12において符号21は半導体
薄膜15面に設けられたストッパー絶縁膜である。
【００３７】本発明は、以上説明した実施例に限定され
るものではなく、 TFTとして、上記実施例のようにチャ
ネル部をエッチングするバックチャネルカットタイプに
限らず、チャネル上に絶縁膜のストッパを設ける構造で
もよいし、あるいはゲートが上に配置されるスタッガー
型でもよい。また、半導体はa-Siに限らず、p-Si、CdSe
でもよいし、ITO 上の表示部の絶縁膜はエッチングによ
って除去してもよい。さらにゲート電極線11a 、蓄積容
量線11b 、およびアドレス配線11は、TaやTaNx に限ら
ず、陽極酸化可能な金属であればよく、Ta、Mo-Ta 、W-
Ta、Ta-N、Al 、Ti、Zr、およびこれらの合金などを例
示することができ、これらの材料の積層膜であってもよ
い。そして、これらの金属や合金の陽極酸化に用いる溶
液は、苦塩酸に限らず、Ta系の場合は燐酸でもよいし、
いずれにせよ使用している金属に適する溶液を用いれば
よい。
るものではなく、 TFTとして、上記実施例のようにチャ
ネル部をエッチングするバックチャネルカットタイプに
限らず、チャネル上に絶縁膜のストッパを設ける構造で
もよいし、あるいはゲートが上に配置されるスタッガー
型でもよい。また、半導体はa-Siに限らず、p-Si、CdSe
でもよいし、ITO 上の表示部の絶縁膜はエッチングによ
って除去してもよい。さらにゲート電極線11a 、蓄積容
量線11b 、およびアドレス配線11は、TaやTaNx に限ら
ず、陽極酸化可能な金属であればよく、Ta、Mo-Ta 、W-
Ta、Ta-N、Al 、Ti、Zr、およびこれらの合金などを例
示することができ、これらの材料の積層膜であってもよ
い。そして、これらの金属や合金の陽極酸化に用いる溶
液は、苦塩酸に限らず、Ta系の場合は燐酸でもよいし、
いずれにせよ使用している金属に適する溶液を用いれば
よい。
【００３８】また絶縁膜14も、プラズマCVD によって成
膜した SiOx に限らず、各種成膜方法により成膜された
SiOx や SiNx 、あるいはこれらの積層膜であってもよ
し、表示電極もITO に限らず金属であってもよい。
膜した SiOx に限らず、各種成膜方法により成膜された
SiOx や SiNx 、あるいはこれらの積層膜であってもよ
し、表示電極もITO に限らず金属であってもよい。
【００３９】
【発明の効果】以上説明したように、本発明の液晶表示
装置は、金属陽極酸化膜の誘電率が高いので、蓄積容量
電極の面積を小さくすることができ、開口率を大きくす
ることができる。しかも、ピンホールの発生がないう
え、低価格な装置で形成できる金属陽極酸化膜を用いて
いるので、欠陥が発生しないうえ、製造コストの上昇や
蓄積容量部におけるショートの発生のおそれがない。
装置は、金属陽極酸化膜の誘電率が高いので、蓄積容量
電極の面積を小さくすることができ、開口率を大きくす
ることができる。しかも、ピンホールの発生がないう
え、低価格な装置で形成できる金属陽極酸化膜を用いて
いるので、欠陥が発生しないうえ、製造コストの上昇や
蓄積容量部におけるショートの発生のおそれがない。
【００４０】また、前記図１および図15に図示した構成
の比較から分かるように、従来例（図15）の表示電極
（ITO)６の埋め込み構造の場合、表示電極６を挾む絶縁
膜の厚さが、ゲート絶縁膜の厚さより薄く成るため、本
発明（図１）のように表示電極（ITO)16上の絶縁膜厚さ
が陽極酸化膜を除いてゲート絶縁膜の厚さと等しい場合
に比べて、ピンホールが発生し易くリーク電流が大きく
なって、ITO 画素電極とパターン乱れのデータ線とのシ
ョート発生確率が高くなるとともに、表示電極（ITO)６
とゲート線とのショート発生の確率も高くなる。こうし
た問題に対して、本発明の構成の場合は、表示電極（IT
O)16上の絶縁膜が十分な膜厚を採れ、またCs線上の陽極
酸化膜も良質で比誘電率も高いため、TFT のオン電流を
損なうことなく十分な絶縁性を得ることができる。
の比較から分かるように、従来例（図15）の表示電極
（ITO)６の埋め込み構造の場合、表示電極６を挾む絶縁
膜の厚さが、ゲート絶縁膜の厚さより薄く成るため、本
発明（図１）のように表示電極（ITO)16上の絶縁膜厚さ
が陽極酸化膜を除いてゲート絶縁膜の厚さと等しい場合
に比べて、ピンホールが発生し易くリーク電流が大きく
なって、ITO 画素電極とパターン乱れのデータ線とのシ
ョート発生確率が高くなるとともに、表示電極（ITO)６
とゲート線とのショート発生の確率も高くなる。こうし
た問題に対して、本発明の構成の場合は、表示電極（IT
O)16上の絶縁膜が十分な膜厚を採れ、またCs線上の陽極
酸化膜も良質で比誘電率も高いため、TFT のオン電流を
損なうことなく十分な絶縁性を得ることができる。
【図１】本発明に係る液晶表示装置が具備する液晶駆動
用半導体装置基板の要部構成例を示す断面図。
用半導体装置基板の要部構成例を示す断面図。
【図２】TaNx 陽極酸化膜の抵抗率と組成の関係を示す
曲線図。
曲線図。
【図３】TaNx 膜上に形成したTa層の導電率と TaNx 膜
組成の関係を示す曲線図。
組成の関係を示す曲線図。
【図４】Ta-Nb-N膜の陽極酸化膜の抵抗率と膜組成の関
係を示す曲線図。
係を示す曲線図。
【図５】Ta-Nb-N膜の陽極酸化膜の抵抗率と膜組成の関
係を示す曲線図。
係を示す曲線図。
【図６】ａおよびｂは Ta-Nb-N膜上に形成したTa層の導
電率と Ta-Nb-N膜組成の関係をそれぞれ示す曲線図。
電率と Ta-Nb-N膜組成の関係をそれぞれ示す曲線図。
【図７】本発明に係る液晶表示装置が具備する液晶駆動
用半導体装置基板の他の要部構成例を示す断面図。
用半導体装置基板の他の要部構成例を示す断面図。
【図８】本発明に係る液晶表示装置が具備する液晶駆動
用半導体装置基板のさらに他の要部構成例を示す断面
図。
用半導体装置基板のさらに他の要部構成例を示す断面
図。
【図９】本発明に係る液晶表示装置が具備する液晶駆動
用半導体装置基板のまたさらに他の要部構成例を示す断
面図。
用半導体装置基板のまたさらに他の要部構成例を示す断
面図。
【図１０】本発明に係る液晶表示装置が具備する液晶駆
動用半導体装置基板の他の異なる要部構成例を示す断面
図。
動用半導体装置基板の他の異なる要部構成例を示す断面
図。
【図１１】本発明に係る液晶表示装置が具備する液晶駆
動用半導体装置基板のさらに他の異なる要部構成例を示
す断面図。
動用半導体装置基板のさらに他の異なる要部構成例を示
す断面図。
【図１２】本発明に係る液晶表示装置が具備する液晶駆
動用半導体装置基板の別の要部構成例を示す断面図。
動用半導体装置基板の別の要部構成例を示す断面図。
【図１３】TFT-LCD の画素の等価回路を示す回路図。
【図１４】従来の液晶表示装置が具備する液晶駆動用半
導体装置基板の要部構成例を示す断面図。
導体装置基板の要部構成例を示す断面図。
【図１５】従来の液晶表示装置が具備する液晶駆動用半
導体装置基板の要部構成例を示す断面図。
導体装置基板の要部構成例を示す断面図。
１、11…アドレス配線 1a、11a …ゲート電極線
1b、11b …蓄積容量線 ２、12…データ配線 2a、12a …ドレイン電極 2
b、12b …ソース電極 ３, 13…透明基板 ４、14…絶縁膜 ５、15…半導
体薄膜 ６、16…表示電極 ７…第２の絶縁膜
11′…Al層 18…金属陽極酸化膜 19…コンタクト
ホール 20…パッシベーション絶縁膜 21…ストッ
パー絶縁膜
1b、11b …蓄積容量線 ２、12…データ配線 2a、12a …ドレイン電極 2
b、12b …ソース電極 ３, 13…透明基板 ４、14…絶縁膜 ５、15…半導
体薄膜 ６、16…表示電極 ７…第２の絶縁膜
11′…Al層 18…金属陽極酸化膜 19…コンタクト
ホール 20…パッシベーション絶縁膜 21…ストッ
パー絶縁膜
Claims (2)
- 【請求項１】 透明基板の一主面上に、それぞれに駆動
用の薄膜トランジスタおよび蓄積容量素子を備えた表示
用画素群を有する液晶駆動用半導体装置基板を具備して
成る液晶表示装置において、 前記蓄積容量素子は、前記透明基板の一主面上に設けた
Taと Nを含む金属から成る蓄積容量金属配線、この蓄積
容量金属配線の表面に形成された金属陽極酸化膜、およ
びこの金属陽極酸化膜に接している表示電極により構成
されていることを特徴とする液晶表示装置。 - 【請求項２】 透明基板の一主面上に、それぞれに駆動
用の薄膜トランジスタおよび蓄積容量素子を備えた表示
用画素群を有する液晶駆動用半導体装置基板を具備して
なる液晶表示装置において、 前記蓄積容量素子は、前記透明基板の一主面上に設けた
蓄積容量金属配線、この蓄積容量金属配線の表面に形成
された金属陽極酸化膜、およびこの金属陽極酸化膜に接
している表示電極により構成され、かつ前記薄膜トラン
ジスタのゲート絶縁膜が前記表示電極上に形成されてい
ることを特徴とする液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12771691A JP3226223B2 (ja) | 1990-07-12 | 1991-05-30 | 薄膜トランジスタアレイ装置および液晶表示装置 |
| US07/727,865 US5187602A (en) | 1990-07-12 | 1991-07-10 | Liquid crystal display apparatus |
| KR1019910011879A KR950006028B1 (ko) | 1990-07-12 | 1991-07-11 | 액정표시장치 |
| DE69110563T DE69110563T2 (de) | 1990-07-12 | 1991-07-12 | Flüssigkristall-Anzeigevorrichtung. |
| EP91306328A EP0466495B1 (en) | 1990-07-12 | 1991-07-12 | Liquid crystal display apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18573690 | 1990-07-12 | ||
| JP2-185736 | 1990-07-12 | ||
| JP12771691A JP3226223B2 (ja) | 1990-07-12 | 1991-05-30 | 薄膜トランジスタアレイ装置および液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07181514A true JPH07181514A (ja) | 1995-07-21 |
| JP3226223B2 JP3226223B2 (ja) | 2001-11-05 |
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|---|---|---|---|
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|---|---|
| US (1) | US5187602A (ja) |
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