JPH0718177Y2 - ミューティング回路 - Google Patents
ミューティング回路Info
- Publication number
- JPH0718177Y2 JPH0718177Y2 JP1987143688U JP14368887U JPH0718177Y2 JP H0718177 Y2 JPH0718177 Y2 JP H0718177Y2 JP 1987143688 U JP1987143688 U JP 1987143688U JP 14368887 U JP14368887 U JP 14368887U JP H0718177 Y2 JPH0718177 Y2 JP H0718177Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- digital data
- counter
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Amplifiers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案はデジタルオーデイオ機器におけるミユーテイン
グ回路に関する。
グ回路に関する。
最近のオーデイオ機器では、デジタル技術の導入に伴
い、次のような装置が実用化されている。
い、次のような装置が実用化されている。
オーデイオ信号をサンプリングしてデジタルデータに変
換した後、特殊な信号処理をして光学式デイスクまたは
磁気テープ上に記録し、そして、これらの情報記録媒体
に記録されたデジタルデータを読み取り、上記と逆の信
号処理をした後、デジタル−アナログ変換して、元のオ
ーデイオ信号に復元するようにしたものである。
換した後、特殊な信号処理をして光学式デイスクまたは
磁気テープ上に記録し、そして、これらの情報記録媒体
に記録されたデジタルデータを読み取り、上記と逆の信
号処理をした後、デジタル−アナログ変換して、元のオ
ーデイオ信号に復元するようにしたものである。
ところで、オーデイオ機器では、瞬時に音量レベルを下
げるミユーテイング機能が付加されているが、従来、こ
のようなデジタルオーデイオ機器におけるミユーテイン
グのかけ方としては、次のような方式が採用されてい
る。
げるミユーテイング機能が付加されているが、従来、こ
のようなデジタルオーデイオ機器におけるミユーテイン
グのかけ方としては、次のような方式が採用されてい
る。
第１は、第３図（ａ）に示すように、ミユーテイング信
号によつてデジタルデータを強制的に［０］にする方式
である。
号によつてデジタルデータを強制的に［０］にする方式
である。
第２は、第３図（ｂ）に示すように、ミユーテイング信
号が入力された後、デジタルデータが［０］になるゼロ
クロスを検出し、それによつてミユーテイングをかける
方式である。
号が入力された後、デジタルデータが［０］になるゼロ
クロスを検出し、それによつてミユーテイングをかける
方式である。
［考案が解決しようとする問題点］ 第１の方式は、デジタルデータを強制的に［０］にする
ので、デジタル−アナログ変換した場合にノイズを発生
する。
ので、デジタル−アナログ変換した場合にノイズを発生
する。
第２の方式は、ゼロクロスを検出し、それによつてミユ
ーテイングをかけるので、デジタル−アナログ変換した
場合にノイズを発生しないが、第３図（ｃ）に示すよう
に、ミユーテイング信号が入力された後、デジタルデー
タのゼロクロスがすぐにこない場合、ミユーテイングと
しての機能が実現されない。そのため、一定時間経過後
には、デジタルデータを強制的に［０］にして、ミユー
テイングをかけなければならないので、第１の方式と同
様に、デジタル−アナログ変換した場合にノイズを発生
する。
ーテイングをかけるので、デジタル−アナログ変換した
場合にノイズを発生しないが、第３図（ｃ）に示すよう
に、ミユーテイング信号が入力された後、デジタルデー
タのゼロクロスがすぐにこない場合、ミユーテイングと
しての機能が実現されない。そのため、一定時間経過後
には、デジタルデータを強制的に［０］にして、ミユー
テイングをかけなければならないので、第１の方式と同
様に、デジタル−アナログ変換した場合にノイズを発生
する。
［問題点を解決するための手段］ 本考案は、 オーデイオ信号に対応するデジタルデータがｎビツトの
デジタルデータ ［Dn-1Dn-2……D1D0］ で与えられるオーデイオ機器において、 ｋビツトのカウンタ出力 ［Kn-1Kn-2……K1K0］ を出力するアツプ／ダウンカウンタ手段と、 上記デジタルデータ ［Dn-1Dn-2……D1D0］ と上記カウンタ出力 ［Kn-1Kn-2……K1K0］ とを乗算して出力する乗算手段とを具備し、 上記アツプ／ダウンカウンタ手段をアツプカウントさせ
ることにより、上記デジタルデータ ［Dn-1Dn-2……D1D0］ と上記カウンタ出力 ［Kn-1Kn-2……K1K0］ との乗算出力を増大させ、 上記アツプ／ダウンカウンタ手段をダウンカウントさせ
ることにより、上記デジタルデータ ［Dn-1Dn-2……D1D0］ と上記カウンタ出力 ［Kn-1Kn-2……K1K0］ との乗算出力を減少させる、 ことを特徴とするものである。
デジタルデータ ［Dn-1Dn-2……D1D0］ で与えられるオーデイオ機器において、 ｋビツトのカウンタ出力 ［Kn-1Kn-2……K1K0］ を出力するアツプ／ダウンカウンタ手段と、 上記デジタルデータ ［Dn-1Dn-2……D1D0］ と上記カウンタ出力 ［Kn-1Kn-2……K1K0］ とを乗算して出力する乗算手段とを具備し、 上記アツプ／ダウンカウンタ手段をアツプカウントさせ
ることにより、上記デジタルデータ ［Dn-1Dn-2……D1D0］ と上記カウンタ出力 ［Kn-1Kn-2……K1K0］ との乗算出力を増大させ、 上記アツプ／ダウンカウンタ手段をダウンカウントさせ
ることにより、上記デジタルデータ ［Dn-1Dn-2……D1D0］ と上記カウンタ出力 ［Kn-1Kn-2……K1K0］ との乗算出力を減少させる、 ことを特徴とするものである。
［作用］ 以上の構成によれば、 ミユーテイングONのとき アツプ／ダウンカウンタ手段はダウンカウントし、その
カウンタ出力 ［Kn-1Kn-2……K1K0］ は、 ［111……11］ ［111……10］ ： ： のように変化する。
カウンタ出力 ［Kn-1Kn-2……K1K0］ は、 ［111……11］ ［111……10］ ： ： のように変化する。
したがつて、このカウンタ出力と上記デジタルデータ ［Dn-1Dn-2……D1D0］ との乗算出力は徐々に減少し、やがて、カウンタ出力
が、 ［000……00］ になると、上記乗算出力は［０］になる。
が、 ［000……00］ になると、上記乗算出力は［０］になる。
ミユーテイングOFFのとき アツプ／ダウンカウンタ手段はアツプカウントし、その
カウンタ出力 ［Kn-1Kn-2……K1K0］ は、 ［000……00］ ［000……01］ ： ： のように変化する。
カウンタ出力 ［Kn-1Kn-2……K1K0］ は、 ［000……00］ ［000……01］ ： ： のように変化する。
したがつて、このカウンタ出力と上記デジタルデータ ［Dn-1Dn-2……D1D0］ との乗算出力は徐々に増大し、やがて、カウンタ出力
が、 ［111……11］ になると、上記乗算出力は上記デジタルデータ ［Dn-1Dn-2……D1D0］ そのものとなる。
が、 ［111……11］ になると、上記乗算出力は上記デジタルデータ ［Dn-1Dn-2……D1D0］ そのものとなる。
［実施例］ 以下、本考案の代表的な実施例を第１図および第２図に
おいて説明する。
おいて説明する。
まず、本実施例の基本的な構成を第１図において説明す
る。
る。
本実施例において、オーデイオ信号に対応するデジタル
データがｎビツトのデジタルデータ ［Dn-1Dn-2……D1D0］ で与えられる。また、このデジタルデータはシリアルデ
ータとして与えられる。
データがｎビツトのデジタルデータ ［Dn-1Dn-2……D1D0］ で与えられる。また、このデジタルデータはシリアルデ
ータとして与えられる。
このシリアルデータ ［Dn-1Dn-2……D1D0］ は１ワードの区切りを付けるクロツク信号に同期して１
ワード毎に順次入力端子１から入力され、シリアル−パ
ラレルデータ変換器２によつてパラレルデータ ［Dn-1Dn-2……D1D0］ に変換される。
ワード毎に順次入力端子１から入力され、シリアル−パ
ラレルデータ変換器２によつてパラレルデータ ［Dn-1Dn-2……D1D0］ に変換される。
このパラレルデータは第１のラツチ回路３によつてラツ
チされ、このラツチ出力は乗算器４に入力される。
チされ、このラツチ出力は乗算器４に入力される。
一方、アツプ／ダウンカウンタ回路５のｋビツトのカウ
ンタ出力 ［Kn-1Kn-2……K1K0］ は上記乗算器４に入力され、このカウンタ出力と上記パ
ラレルデータとが乗算される。
ンタ出力 ［Kn-1Kn-2……K1K0］ は上記乗算器４に入力され、このカウンタ出力と上記パ
ラレルデータとが乗算される。
このアツプ／ダウンカウンタ回路５は、次のように動作
する。
する。
ミユーテイングONのとき アツプ／ダウンカウンタ回路５は、ヘキサ（FF） ［111……11］ がロードされ、そして、上記クロツク信号をダウンカウ
ントして、そのカウンタ出力は、 ［111……10］ ［111……01］ ： のように変化し、やがて、 ［000……00］ となる。
ントして、そのカウンタ出力は、 ［111……10］ ［111……01］ ： のように変化し、やがて、 ［000……00］ となる。
ミユーテイングOFFのとき アツプ／ダウンカウンタ回路５は、ゼロゼロ ［000……00］ がロードされ、そして、上記クロツク信号をアツプカウ
ントして、そのカウンタ出力は、 ［000……01］ ［000……10］ ： ： のように変化し、やがて、 ［111……11］ となる。
ントして、そのカウンタ出力は、 ［000……01］ ［000……10］ ： ： のように変化し、やがて、 ［111……11］ となる。
つまり、アツプ／ダウンカウンタ回路５は上記パラレル
データの１ワード毎に上記クロツク信号をアツプ／ダウ
ンカウントして、そのカウンタ出力を順次増大または減
少させていく。
データの１ワード毎に上記クロツク信号をアツプ／ダウ
ンカウントして、そのカウンタ出力を順次増大または減
少させていく。
したがつて、乗算器４においては、 ミユーテイングONのとき 上記パラレルデータ ［Dn-1Dn-2……D1D0］ は、その１ワード毎に、その内容を減少させていく上記
カウンタ出力 ［111……11］ ［111……10］ ： ： ［000……00］ と順次乗算されて、その乗算出力は次第に小さくなり、
やがて、 ［000……00］ となる。
カウンタ出力 ［111……11］ ［111……10］ ： ： ［000……00］ と順次乗算されて、その乗算出力は次第に小さくなり、
やがて、 ［000……00］ となる。
ミユーテイングOFFのとき 上記パラレルデータ ［Dn-1Dn-2……D1D0］ は、その１ワード毎に、その内容を増大させていく上記
カウンタ出力 ［000……00］ ［000……01］ ： ： ［111……11］ と順次乗算されて、その乗算出力は次第に大きくなり、
やがて、上記パラレルデータ ［Dn-1Dn-2……D1D0］ そのものとなる。
カウンタ出力 ［000……00］ ［000……01］ ： ： ［111……11］ と順次乗算されて、その乗算出力は次第に大きくなり、
やがて、上記パラレルデータ ［Dn-1Dn-2……D1D0］ そのものとなる。
このような乗算器４の乗算出力はパラレル−シリアルデ
ータ変換器６によつてシリアルデータ ［Dn-1Dn-2……D1D0］ に変換され、出力端子７から出力される。
ータ変換器６によつてシリアルデータ ［Dn-1Dn-2……D1D0］ に変換され、出力端子７から出力される。
なお、８は乗算器４、アツプ／ダウンカウンタ回路５お
よびパラレル−シリアルデータ変換器６を制御するコン
トロール回路である。
よびパラレル−シリアルデータ変換器６を制御するコン
トロール回路である。
次に、乗算器４の一具体例を第２図において説明する。
図中、点線で囲んだ部分が乗算器４として動作し、ま
た、第１図と同等部分には同一符号を付し、その説明は
省略する。
図中、点線で囲んだ部分が乗算器４として動作し、ま
た、第１図と同等部分には同一符号を付し、その説明は
省略する。
本実施例においては、オーデイオ信号に対応するデジタ
ルデータは２′ｓコンプリメントデータ ［D15D14……D1D0］ として与えられ、また、これは16ビツトのシリアルデー
タとして与えられる。そして、アツプ／ダウンカウンタ
回路５は８ビツトのアツプ／ダウンカウンタで、そのカ
ウンタ出力 ［K7K6……K1K0］ は、８ビツトのパラレルデータとして与えられる。
ルデータは２′ｓコンプリメントデータ ［D15D14……D1D0］ として与えられ、また、これは16ビツトのシリアルデー
タとして与えられる。そして、アツプ／ダウンカウンタ
回路５は８ビツトのアツプ／ダウンカウンタで、そのカ
ウンタ出力 ［K7K6……K1K0］ は、８ビツトのパラレルデータとして与えられる。
ミユーテイングがOFFの状態に保持され、音楽再生
などの通常動作が行われているとき マルチプレクサ回路13は信号路９側へシフトして、第１
のラツチ回路３からのラツチ出力は、信号路９、マルチ
プレクサ回路13を通つて第２のラツチ回路14に入力され
る。この第２のラツチ回路14によつてラツチされたラツ
チ出力はパラレル−シリアルデータ変換器６によつてシ
リアルデータ ［D15D14……D1D0］ に変換され、出力端子７から出力される。
などの通常動作が行われているとき マルチプレクサ回路13は信号路９側へシフトして、第１
のラツチ回路３からのラツチ出力は、信号路９、マルチ
プレクサ回路13を通つて第２のラツチ回路14に入力され
る。この第２のラツチ回路14によつてラツチされたラツ
チ出力はパラレル−シリアルデータ変換器６によつてシ
リアルデータ ［D15D14……D1D0］ に変換され、出力端子７から出力される。
ミユーテイングONまたはOFFのときマルチプレクサ
回路13は信号路９側からシフト回路12側へシフトする。
回路13は信号路９側からシフト回路12側へシフトする。
第１のラツチ回路３からのパラレルデータ（以下、PDと
いう） ［D15D14……D1D0］ は、１ワードの区切りを付けるクロツク信号に同期し
て、１ワード毎に順次ゲート回路10に入力される。
いう） ［D15D14……D1D0］ は、１ワードの区切りを付けるクロツク信号に同期し
て、１ワード毎に順次ゲート回路10に入力される。
すなわち、パラレルデータPDは、１ワードの区切りを付
けるクロツク信号に同期して、 ……PDn-1PDnPDn＋−…… のように変化する。
けるクロツク信号に同期して、 ……PDn-1PDnPDn＋−…… のように変化する。
一方、アツプ／ダウンカウンタ回路５からの８ビツトの
カウンタ出力 ［K7K6……K1K0］ はパラレル−シリアルデータ変換器15によつてシリアル
データ（以下、SKという） ［K7K6……K1K0］ に変換される。
カウンタ出力 ［K7K6……K1K0］ はパラレル−シリアルデータ変換器15によつてシリアル
データ（以下、SKという） ［K7K6……K1K0］ に変換される。
上記アツプ／ダウンカウンタ回路５は上記１ワードの区
切りを付けるクロツク信号をアツプ／ダウンカウントす
るため、上記シリアルデータSKは、 ……SKm-1SKmSKm＋１…… のように変化する。
切りを付けるクロツク信号をアツプ／ダウンカウントす
るため、上記シリアルデータSKは、 ……SKm-1SKmSKm＋１…… のように変化する。
このように、１ワードの区切りを付けるクロツク信号に
同期して、上記パラレルデータPDが ……PDn-1PDnPDn＋−…… のように変化し、それに伴つて、アツプ／ダウンカウン
タ回路５のカウンタ出力をパラレル−シリアルデータ変
換したシリアルデータSKは、 ……SKm-1SKmSKm＋１…… のように変化するが、上記１ワードの区切りを付けるク
ロツク信号の１周期の間に、すなわち、上記パラレルデ
ータPDの１ワード毎に、次の動作が行われる。
同期して、上記パラレルデータPDが ……PDn-1PDnPDn＋−…… のように変化し、それに伴つて、アツプ／ダウンカウン
タ回路５のカウンタ出力をパラレル−シリアルデータ変
換したシリアルデータSKは、 ……SKm-1SKmSKm＋１…… のように変化するが、上記１ワードの区切りを付けるク
ロツク信号の１周期の間に、すなわち、上記パラレルデ
ータPDの１ワード毎に、次の動作が行われる。
上記シリアルデータSKは、最下位ビツト（LSB）から ［K0］［K1］……［K6］［K7］ のように順次ゲート回路10に入力される。
そして、上記パラレルデータPDと上記シリアルデータSK
の各ビツトとの間で、このシリアルデータSKのLSB（［K
0］）から順次ゲートがとられる。
の各ビツトとの間で、このシリアルデータSKのLSB（［K
0］）から順次ゲートがとられる。
ここで、ある時点ｍにおいて、上記パラレルデータPDと
シルアルデータSKの各ビツトとの間のゲート出力をG0
m、G1m……G6m、G7mとすると、各ゲート出力は、 G0m＝PDn×［K0］ｍ G1m＝PDn×［K1］ｍ ： ： G6m＝PDn×［K6］ｍ G7m＝PDn×［K7］ｍ のようになる。
シルアルデータSKの各ビツトとの間のゲート出力をG0
m、G1m……G6m、G7mとすると、各ゲート出力は、 G0m＝PDn×［K0］ｍ G1m＝PDn×［K1］ｍ ： ： G6m＝PDn×［K6］ｍ G7m＝PDn×［K7］ｍ のようになる。
最初のステツプで、上記ゲート回路10のゲート出力G0m
は17ビツト加算器11を通り、シフト回路12によつてLSB
側へ１ビツトシフトされて＊S0mとなり、第２のラツチ
回路14にラツチされる。
は17ビツト加算器11を通り、シフト回路12によつてLSB
側へ１ビツトシフトされて＊S0mとなり、第２のラツチ
回路14にラツチされる。
次のステツブで、第２のラツチ回路14にラツチされたデ
ータ＊S0mとゲート出力G1mとが17ビツト加算器11によつ
て加算され、その後、シフト回路12によつてLSB側へ１
ビツトシフトされて＊S1mとなり、第２のラツチ回路14
にラツチされる。
ータ＊S0mとゲート出力G1mとが17ビツト加算器11によつ
て加算され、その後、シフト回路12によつてLSB側へ１
ビツトシフトされて＊S1mとなり、第２のラツチ回路14
にラツチされる。
以下、同様の動作を繰り返して、ゲート出力G2m、G3m…
…G6mと上記第２のラツチ回路14のラツチ出力（現時点
の加算出力Gkm（ｋ＝０〜７）の一つ前の加算出力Gk-1m
をLSB側へ１ビツトだけシフトした＊Sk-1m）とが17ビツ
ト加算器11によつて順次加算され、その後、これらの加
算出力S0m、S1m……S6mはシフト回路12によつてLSB側へ
１ビツトだけシフトされて、それぞれ＊S2m、＊S3m……
＊S6mとなる。
…G6mと上記第２のラツチ回路14のラツチ出力（現時点
の加算出力Gkm（ｋ＝０〜７）の一つ前の加算出力Gk-1m
をLSB側へ１ビツトだけシフトした＊Sk-1m）とが17ビツ
ト加算器11によつて順次加算され、その後、これらの加
算出力S0m、S1m……S6mはシフト回路12によつてLSB側へ
１ビツトだけシフトされて、それぞれ＊S2m、＊S3m……
＊S6mとなる。
すなわち、加算出力S0m、S1m……S6mは、 S1m＝G0m S1m＝G1m＋＊S0m ： ： S6m＝G6m＋＊S5m となり、そして、最終の加算出力S7mは、 S7m＝G7m＋＊S6m となる。
これは、上記１ワードの区切りを付けるクロツク信号の
１周期の間において、ある時点ｍにおける上記パラレル
データPDnとシリアルデータSKmとを乗算したことにな
り、最終の加算出力S7mは、 S7m＝PDn×SKm で表わされる。
１周期の間において、ある時点ｍにおける上記パラレル
データPDnとシリアルデータSKmとを乗算したことにな
り、最終の加算出力S7mは、 S7m＝PDn×SKm で表わされる。
この加算出力S7mは、シフト回路12によつてLSB側へ１ビ
ツトだけシフトされて、＊S7mとなり、マルチプレクサ
回路13、ラツチ回路14に入力され、ラツチされる。
ツトだけシフトされて、＊S7mとなり、マルチプレクサ
回路13、ラツチ回路14に入力され、ラツチされる。
ここで、上記２′ｓコンプリメントデータ ［D15D14……D1D0］ に係数（アツプ／ダウンカウンタ回路５のカウンタ出力
［K7K6……K1K0］）を乗算して、上記２′ｓコンプリメ
ントデータを減衰させる場合、上記係数の変化は正側だ
けでよいので、そのMSBは常に［０］であることが必要
である。そこで、本実施例では、上記のように最終の加
算出力S7mをLSB側へ１ビツトだけシフトして、＊S7mのM
SBは［０］にしている。
［K7K6……K1K0］）を乗算して、上記２′ｓコンプリメ
ントデータを減衰させる場合、上記係数の変化は正側だ
けでよいので、そのMSBは常に［０］であることが必要
である。そこで、本実施例では、上記のように最終の加
算出力S7mをLSB側へ１ビツトだけシフトして、＊S7mのM
SBは［０］にしている。
このラツチ出力＊S7mはパラレル−シリアルデータ変換
器６によつてシリアルデータ ［D15D14……D1D0］ に変換され、出力端子７から出力される。
器６によつてシリアルデータ ［D15D14……D1D0］ に変換され、出力端子７から出力される。
このような乗算動作が上記１ワードの区切りを付けるク
ロツク信号の１周期の間において行われるわけである
が、上記のように、アツプ／ダウンカウンタ回路５は上
記クロツク信号をアツプ／ダウンカウントするため、上
記シリアルデータSKは、 ……SKm-1SKmSKm＋１…… のように変化し、そして、このようなシリアルデータSK
の変化毎に、つまり、上記１ワードの区切りを付けるク
ロツク信号の１周期毎に、上記の乗算動作が行われるた
め、上記加算出力S7mは、 ： ： S7m-1＝PDn-1×SKm-1 S7m ＝PDn ×SKm S7m＋１＝PDn＋１×SKm＋１ S7m＋２＝PDn＋２×SKm＋２ ： ： のようになる。
ロツク信号の１周期の間において行われるわけである
が、上記のように、アツプ／ダウンカウンタ回路５は上
記クロツク信号をアツプ／ダウンカウントするため、上
記シリアルデータSKは、 ……SKm-1SKmSKm＋１…… のように変化し、そして、このようなシリアルデータSK
の変化毎に、つまり、上記１ワードの区切りを付けるク
ロツク信号の１周期毎に、上記の乗算動作が行われるた
め、上記加算出力S7mは、 ： ： S7m-1＝PDn-1×SKm-1 S7m ＝PDn ×SKm S7m＋１＝PDn＋１×SKm＋１ S7m＋２＝PDn＋２×SKm＋２ ： ： のようになる。
そして、上記加算出力……S7m-1、S7m、S7m＋１……をL
SB側へ１ビツトだけシフトさせた……＊S7m-1、＊S7m、
＊S7m＋１……がシリアルデータに変換され、出力端子
７から順次出力される。
SB側へ１ビツトだけシフトさせた……＊S7m-1、＊S7m、
＊S7m＋１……がシリアルデータに変換され、出力端子
７から順次出力される。
ここで、アツプ／ダウンカウンタ回路５は、ミユーテイ
ングONのとき、ヘキサ（FF） ［111……11］ がロードされ、そして、上記クロツク信号をダウンカウ
ントして、そのカウンタ出力は、 ［111……10］ ［111……01］： ： のように変化するため、上記加算出力……S7m-1、S7m、
S7m＋１……は次第に小さくなり、上記カウンタ出力
が、 ［000……00］ となると、上記加算出力は［０］となる。
ングONのとき、ヘキサ（FF） ［111……11］ がロードされ、そして、上記クロツク信号をダウンカウ
ントして、そのカウンタ出力は、 ［111……10］ ［111……01］： ： のように変化するため、上記加算出力……S7m-1、S7m、
S7m＋１……は次第に小さくなり、上記カウンタ出力
が、 ［000……00］ となると、上記加算出力は［０］となる。
したがつて、これらの加算出力をLSB側へシフトした…
…＊S7m-1、＊S7m、＊S7m＋１……は次第に小さくな
り、最終的には［０］になる。
…＊S7m-1、＊S7m、＊S7m＋１……は次第に小さくな
り、最終的には［０］になる。
ミユーテイングのOFFのとき、アツプ／ダウンカウンタ
回路５は、ゼロゼロ ［000……00］ がロードされ、そして、上記クロツク信号をアツプカウ
ントして、そのカウンタ出力は、 ［000……01］ ［000……10］ ： ： のように変化するため、同様にして、上記加算出力……
S7m-1、S7m、S7m＋１……は次第に大きくなる。
回路５は、ゼロゼロ ［000……00］ がロードされ、そして、上記クロツク信号をアツプカウ
ントして、そのカウンタ出力は、 ［000……01］ ［000……10］ ： ： のように変化するため、同様にして、上記加算出力……
S7m-1、S7m、S7m＋１……は次第に大きくなる。
したがつて、これらの加算出力をLSB側へシフトした…
…＊S7m-1、＊S7m、＊S7m＋１……も次第に大きくな
る。
…＊S7m-1、＊S7m、＊S7m＋１……も次第に大きくな
る。
なお、16はアツプ／ダウンカウンタ回路５、マルチプレ
クサ回路13、第２のラツチ回路14およびパラレル−シリ
アル変換器15の動作タイミングを制御するためのタイミ
ング生成回路である。
クサ回路13、第２のラツチ回路14およびパラレル−シリ
アル変換器15の動作タイミングを制御するためのタイミ
ング生成回路である。
次に、上記の動作を具体例に基いて説明する。
ミユーテイングONのとき アツプ／ダウンカウンタ回路５は、ヘキサ（FF） ［11111111］ がロードされる（以下、このFFをＫという）。
このとき、第１のラツチ回路３にラツチされたパラレル
データ ［D15D14……D1D0］ をPD0する。
データ ［D15D14……D1D0］ をPD0する。
Ｋはパラレル−シリアル変換されてシリアルデータSKと
なり、LSB側より順次シフトされてゲート回路10へ入力
される。
なり、LSB側より順次シフトされてゲート回路10へ入力
される。
まず、ＫのLSBとPD0とのゲートをとり、17ビツト加算器
11を通り、シフト回路12によつて１ビツトシフトされ、
第２のラツチ回路14にラツチされる。
11を通り、シフト回路12によつて１ビツトシフトされ、
第２のラツチ回路14にラツチされる。
このラツチされたデータと、ＫのLSBの次のビツト7SBと
PD0とのゲートをとつたものとを加算器11によつて加算
し、１ビツトシフトして、第２のラツチ回路14にラツチ
する。
PD0とのゲートをとつたものとを加算器11によつて加算
し、１ビツトシフトして、第２のラツチ回路14にラツチ
する。
このようにして、ＫのMSBとPD0とのゲートをとつたもの
間で順次加算して、１ビツトシフトした後、ラツチし、
最後に、パラレル−シリアル変換して、出力する。
間で順次加算して、１ビツトシフトした後、ラツチし、
最後に、パラレル−シリアル変換して、出力する。
この出力をPD0′とすると、 PD0′＝PD0×［01111111］ ＝PD0×0.996…… となる。
次に、１ワードの区切りを付けるクロツク信号を１つカ
ウントダウンしたアツプ／ダウンカウンタ回路５の内容
は、 ［11111110］ となり、PD0の次のパラレルデータPD1に対して上記の動
作を行うと、 PD1′＝PD1×［01111110］ ＝PD1×0.992…… なる出力が得られる。
ウントダウンしたアツプ／ダウンカウンタ回路５の内容
は、 ［11111110］ となり、PD0の次のパラレルデータPD1に対して上記の動
作を行うと、 PD1′＝PD1×［01111110］ ＝PD1×0.992…… なる出力が得られる。
このようにして、１ワードの区切りを付けるクロツク信
号毎に、すなわち、パラレルデータの１ワード毎に、ア
ツプ／ダウンカウンタ回路５は１カウントずつカウント
ダウンして、上記の動作を繰返し、最終的に、 ［00000000］ になると、その出力は、 PDk′＝PDk×［00000000］ ＝PDk×０ ＝０ となる。
号毎に、すなわち、パラレルデータの１ワード毎に、ア
ツプ／ダウンカウンタ回路５は１カウントずつカウント
ダウンして、上記の動作を繰返し、最終的に、 ［00000000］ になると、その出力は、 PDk′＝PDk×［00000000］ ＝PDk×０ ＝０ となる。
ミユーテイングOFFのとき アツプ／ダウンカウンタ回路５は、ゼロゼロ ［00000000］ がロードされる。
そして、ミユーテイングONのときとは逆に、１ワードの
区切りを付けるクロツク信号毎に、すなわち、パラレル
データの１ワード毎に、アツプ／ダウンカウンタ回路５
は１カウントずつカウントアツプして、上記の動作を繰
返し、最終的に、 ［11111111］ になると、その出力は、 PDk′＝PDk×［01111111］ ＝PDk×0.996…… となる。
区切りを付けるクロツク信号毎に、すなわち、パラレル
データの１ワード毎に、アツプ／ダウンカウンタ回路５
は１カウントずつカウントアツプして、上記の動作を繰
返し、最終的に、 ［11111111］ になると、その出力は、 PDk′＝PDk×［01111111］ ＝PDk×0.996…… となる。
［考案の効果］ 従来のように、デジタルデータを強制的に［０］にする
のではなく、デジタルデータとアツプ／ダウンカウンタ
手段のカウンタ出力とを乗算して出力するようにすると
ともに、上記アツプ／ダウンカウンタ手段をアツプカウ
ントさせることにより、上記デジタルデータと上記カウ
ンタ出力との乗算出力を増大させ、上記アツプ／ダウン
カウンタ手段をダウンカウントさせることにより、上記
デジタルデータと上記カウンタ出力との乗算出力を減少
させることにより、オーデイオ信号出力を徐々に増大ま
たは減少させてミユーテイング動作を行うようにしたの
で、 ミユーテイング動作ときのノイズが除去でき、 特に、第２図の実施例では乗算器をゲート回路10、
加算器11、シフト回路12などで構成したので、高価な乗
算器が不要となる、などの効果がある。
のではなく、デジタルデータとアツプ／ダウンカウンタ
手段のカウンタ出力とを乗算して出力するようにすると
ともに、上記アツプ／ダウンカウンタ手段をアツプカウ
ントさせることにより、上記デジタルデータと上記カウ
ンタ出力との乗算出力を増大させ、上記アツプ／ダウン
カウンタ手段をダウンカウントさせることにより、上記
デジタルデータと上記カウンタ出力との乗算出力を減少
させることにより、オーデイオ信号出力を徐々に増大ま
たは減少させてミユーテイング動作を行うようにしたの
で、 ミユーテイング動作ときのノイズが除去でき、 特に、第２図の実施例では乗算器をゲート回路10、
加算器11、シフト回路12などで構成したので、高価な乗
算器が不要となる、などの効果がある。
第１図は本考案のミユーテイング回路の構成を示す図、
第２図は同、他の実施例の構成を示す図、第３図は従来
のミユーテイング方式を示す図である。 １……入力端子、２……シリアル−パラレルデータ変換
器、３……第１のラツチ回路、４……乗算器、５……ア
ツプ／ダウンカウンタ回路、６……パラレル−シリアル
データ変換器、７……出力端子、８……コントロール回
路、９……信号路、10……ゲート回路、11……加算器、
12……シフト回路、13……マルチプレクサ回路、14……
第２のラツチ回路、15……パラレル−シリアルデータ変
換器、16……タイミング生成回路。
第２図は同、他の実施例の構成を示す図、第３図は従来
のミユーテイング方式を示す図である。 １……入力端子、２……シリアル−パラレルデータ変換
器、３……第１のラツチ回路、４……乗算器、５……ア
ツプ／ダウンカウンタ回路、６……パラレル−シリアル
データ変換器、７……出力端子、８……コントロール回
路、９……信号路、10……ゲート回路、11……加算器、
12……シフト回路、13……マルチプレクサ回路、14……
第２のラツチ回路、15……パラレル−シリアルデータ変
換器、16……タイミング生成回路。
Claims (1)
- 【請求項１】オーデイオ信号に対応するデジタルデータ
がｎビツトのシリアルデジタルデータ ［Dn-1Dn-2……D1D0］ で与えられるオーデイ機器において、 ｋビツトのカウンタ出力 ［Kn-1Kn-2……K1K0］ を出力するアツプ／ダウンカウンタ手段と、 上記デジタルデータと上記カウンタ出力とを乗算して出
力する乗算手段とを具備し、 上記アツプ／ダウンカウンタ手段をアツプカウントさせ
ることにより、上記デジタルデータと上記カウンタ出力
との乗算出力を増大させ、 上記アツプ／ダウンカウンタ手段をダウンカウントさせ
ることにより、上記デジタルデータと上記カウンタ出力
との乗算出力を減少させ、これらの乗算出力を出力信号
とするミユーテイング回路であつて、 上記乗算手段が下記の構成要件からなることを特徴とす
るミユーテイング回路。 （ａ）上記オーデイオ信号に対応するシリアルデジタル
データをパラレルデジタルデータに変換するシリアル−
パラレルデータ変換回路（３）。 （ｂ）上記アツプ／ダウンカウンタ手段のカウンタ出力
（パラレルデジタルデータ）をシリアルデジタルデータ
に変換するシリアル−パラレルデータ変換回路（15）。 （ｃ）上記オーデイオ信号に対応するパラレルデジタル
データと上記カウンタ出力に対応するシリアルデジタル
データを乗算するゲート回路（10）。 （ｄ）当該ゲート回路（10）のゲート出力とシフト回路
（12）の出力とを加算する加算回路（11）。 （ｅ）当該加算回路（11）の出力をLSB側へ１ビツトシ
フトするシフト回路（12）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987143688U JPH0718177Y2 (ja) | 1987-09-19 | 1987-09-19 | ミューティング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987143688U JPH0718177Y2 (ja) | 1987-09-19 | 1987-09-19 | ミューティング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6448752U JPS6448752U (ja) | 1989-03-27 |
| JPH0718177Y2 true JPH0718177Y2 (ja) | 1995-04-26 |
Family
ID=31410731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987143688U Expired - Lifetime JPH0718177Y2 (ja) | 1987-09-19 | 1987-09-19 | ミューティング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0718177Y2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5728409A (en) * | 1980-07-28 | 1982-02-16 | Sony Corp | Muting circuit |
| JPS5750112A (en) * | 1980-09-09 | 1982-03-24 | Toshiba Corp | Amplitude controller |
| JPS5883820U (ja) * | 1981-12-01 | 1983-06-07 | ヤマハ株式会社 | 制御電圧発生回路 |
| JPS60216609A (ja) * | 1984-04-12 | 1985-10-30 | Rohm Co Ltd | ミュ−ティング回路 |
-
1987
- 1987-09-19 JP JP1987143688U patent/JPH0718177Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6448752U (ja) | 1989-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60214164A (ja) | オ−デイオシンクロナイザ | |
| JPH0537298A (ja) | デイジタルフイルタ | |
| JPH0718177Y2 (ja) | ミューティング回路 | |
| JP3312538B2 (ja) | 音響信号処理装置 | |
| JP2548316B2 (ja) | ディジタルデータミュート装置 | |
| JP3336823B2 (ja) | 音響信号処理装置 | |
| JP2565179B2 (ja) | デジタル信号処理回路 | |
| JPH0549132B2 (ja) | ||
| JPS6329346B2 (ja) | ||
| JP3048772B2 (ja) | デジタル／アナログ混載型半導体集積回路 | |
| JP2708994B2 (ja) | デルタ・シグマ型ｄ／ａ変換器 | |
| JP2507285B2 (ja) | ビット長拡張装置 | |
| JP2638344B2 (ja) | ディジタルデータ変換装置 | |
| JP2833852B2 (ja) | ディジタル信号出力回路 | |
| JP2001350497A (ja) | 信号処理回路 | |
| JP2637768B2 (ja) | マルチトラック型ディジタル磁気記録装置 | |
| JP3047933B2 (ja) | ディジタルクロスフェーダ装置 | |
| JP2822388B2 (ja) | ディジタルフィルタ | |
| JP2003243990A (ja) | ディジタル信号処理装置及びディジタル信号処理方法 | |
| JPS5942613A (ja) | デジタルオ−デイオプレ−ヤ | |
| JPH01152499A (ja) | 倍速再生装置 | |
| JPH0626315B2 (ja) | デジタルアナログ変換方式 | |
| JP2565176B2 (ja) | 信号処理回路 | |
| JPH07123214B2 (ja) | Ｄ／ａ変換装置 | |
| JPH0226407A (ja) | サンプリング周波数変換装置およびそれを用いたディジタル録音再生装置 |