JPH07181941A - 高速コピー手段を備えたフレームバッファー装置及びこの装置を用いた二重バッファー化動画の実行方法 - Google Patents

高速コピー手段を備えたフレームバッファー装置及びこの装置を用いた二重バッファー化動画の実行方法

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JPH07181941A
JPH07181941A JP6191481A JP19148194A JPH07181941A JP H07181941 A JPH07181941 A JP H07181941A JP 6191481 A JP6191481 A JP 6191481A JP 19148194 A JP19148194 A JP 19148194A JP H07181941 A JPH07181941 A JP H07181941A
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Abstract

(57)【要約】 （修正有） 【目的】 同一フレームバッファー内の１メモリー領域
から他のメモリー領域へ背景イメージをコピーしてリア
ルタイム動画化時の処理速度を向上する高速コピー手段
を備えたフレームバッファー装置とこの装置を用いた二
重バッファー化動画の実行方法を提供する。 【構成】 ２つのフレーム領域に分割され、少なくとも
１つの映像ランダムアクセスメモリーで構成され、複数
の記憶位置を有しており、この記憶位置を１行単位でロ
ードおよび格納するデータレジスタを備えた映像メモリ
ーアレイ５５と、この映像メモリーアレイ５５に接続さ
れており、前記映像メモリーアレイ５５内の第１フレー
ム領域を同じメモリーアレイ５５内の第２フレーム領域
へコピーするように各映像メモリー装置内の前記データ
レジスタを用いて前記記憶位置を複数行単位でロードお
よび格納する表示制御装置５１とから構成されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本願発明はコンピュータ装置用フ
レームバッファーのフィールドに関するものであり、特
にフレームバッファーの第１領域メモリーから同一フレ
ームバッファー内の第２領域メモリーへ情報を素早くコ
ピーする方法及び装置に関するものである。
【０００２】
【従来の技術】コンピュータ装置の多くは、フレームバ
ッファーと呼ばれるメモリー領域を用いて図形表示スク
リーンに表示すべきデータを格納する。フレームバッフ
ァー内のこの情報を表示制御装置で１行１行読み出し、
読み出された情報をデジタル・アナログ変換器（ＤＡ
Ｃ）を用いてアナログ映像信号に変換し、このアナログ
映像信号を表示スクリーンへ伝送する。この行単位の走
査は、通常、表示スクリーンの左上隅に相当するフレー
ムバッファー内の一領域から開始されて右下隅まで継続
される。
【０００３】一般に、フレームバッファーはビデオラン
ダムアクセスメモリ（ＶＲＡＭ）で構成されている。こ
のメモリは、従来のダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）のアクセスポートがたった１つであった
のとは異なり２つのアクセスポートを備えている。ラン
ダムアクセスポートと呼ばれている第１のアクセスポー
トは、ＶＲＡＭに接続されている中央演算装置がＶＲＡ
Ｍ内のメモリー位置に対して読出しや書込みを行えるよ
うＶＲＡＭに従来のランダムアクセスを行っている。一
方、シリアルアクセスポートと呼ばれている第２のポー
トは、シリアルポートに接続されている装置がＶＲＡＭ
とデータのやりとりができるようＶＲＡＭに対して同時
シリアルアクセスを行っている。通常、表示回路はシリ
アルポートにアクセスして前記出力表示装置を制御して
いる回路へ画素データを供給する。このような構成で
は、表示回路が出力表示装置へ情報を供給し続けいてい
る間は中央演算装置はＶＲＡＭに書き込みを行うことが
できる。
【０００４】フレームバッファーに基づく表示装置に接
続されている表示スクリーン上でオブジェクトを動画化
するには、動画ソフトウェアで１フレーム毎に少しづつ
変化させながら一連のコマ（以下フレームと称す）を作
製する。動きが滑らかになるよう、１秒間に約１５ー３
０の新しいフレームを表示しなくてはならない。あるフ
レームの絵を次のフレームの絵へと変化させるにつれ動
作は連続したものになる。このため、フレームバッファ
ーも連続的に更新しなくてはならない。
【０００５】
【発明が解決しようとする課題】情報を受取ると同時に
この情報を出力ディスプレイへと転送するフレームバッ
ファーの能力にはある種の問題がある。すなわち、表示
コントローラーがディスプレイ上にフレームバッファー
メモリー内の画像を走査している最中に動画ソフトウェ
アがフレームバッファーメモリーに書き込みを行うと、
ディスプレイには一度に１つ以上の動画フレームからの
情報が表示される事態が生じる。このような問題をフレ
ームティア(frame tear)と呼んでいる。あるフレームか
ら次のフレームへ動きが変化するとディスプレイにはっ
きりとした歪みが現れるような場合にだけこのフレーム
ティア現象が問題になる。このような現象が起こると、
歪みのため視聴者は大変不快な思いをすることがある。
【０００６】このようなフレームティア現象を解決する
ため、ダブルバッファーリングと呼ばれる装置を利用し
ているコンピュータ装置もある。ダブルバッファー化し
た装置では、フレームバッファー内に２つのメモリー領
域を作成し、出力ディスプレイを制御している回路へ各
メモリー領域から画素情報を供給している。第１のメモ
リー領域からは出力ディスプレイへ第１の動画フレーム
が供給され、表示スクリーンへ情報を出力している間は
このメモリー領域には何の変化も起きない。第１メモリ
ー領域の情報が表示スクリーンに表示されている間に動
画ソフトウェアは第２メモリー領域内の次の動画フレー
ムを出力する。次の動画フレームの供給が完了すると、
ディスプレイは第２メモリー領域の動画フレーム表示へ
と変化し、第１メモリー領域は「作業」領域となり、こ
の領域から動画ソフトウェアは次の動画フレームを供給
する。このように、表示スクリーンにその動画フレーム
の表示が行われているメモリー領域には画素情報の書き
込みは行わっていない。表示されていないフレームバッ
ファーへ書き込みをしてもフレームティア現象は発生し
ない。
【０００７】ダブルバッファー化動画フレームを用いて
オブジェクトを動画化すると、ＣＰＵは新規の動画フレ
ーム毎に表示すべきオブジェクトを全て作業領域におい
ておかなくてはならない。動画化されたオブジェクトが
背景シーンの一番上にある場合は、動画化オブジェクト
を生成する前に背景シーン全体もＣＰＵで再度生成し直
さなくてはならない。高品質でリアルタイム動画化を行
うには、１つの動画フレームに対して背景と動画化オブ
ジェクトを１秒間に約１５ー３０回生成しなくてはなら
ない。従って、リアルタイム動画化の場合は超高速コン
ピュータプロセッサが必要となる。
【０００８】上記のように、本願発明は従来技術の有す
る課題に鑑みなされたものであり、その目的は、リアル
タイム動画化を行う上で必要なプロセッサ速度の合計値
が少ない改良型表示制御装置を提供することにある。当
該装置を得るため、本願発明は、フレームバッファー中
の背景メモリー領域から背景画像フレーム全体を同一フ
レームバッファー中の新規フレームメモリー領域内へコ
ピーする方法及び装置を提供するものである。当該コピ
ー装置はコンピュータ装置の中央演算処理装置が要求す
れば動作する。中央演算処理装置は、コピー装置内の新
規フレームレジスタにメモリーの空き領域を指し示さ
せ、制御レジスタにビットを設定して背景コピーを要求
する。本願発明のコピー装置は、中央演算処理装置から
の処理資源を要求せずに背景コピーを実行する。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本願発明の第１フレーム領域の情報を第２フレーム
領域にコピーするフレームバッファー装置を備えたコン
ピュータ装置において、前記フレームバッファー装置
は、少なくとも２つのフレーム領域に分割される映像メ
モリーアレイであって、当該映像メモリーアレイは少な
くとも１つの映像ランダムアクセスメモリー装置で構成
されており、当該映像ランダムアクセスメモリー装置は
複数の記憶位置で構成されており、また、前記映像ラン
ダムアクセスメモリー装置内の１行の前記記憶位置をロ
ードおよび格納できるデータレジスタを備えているとこ
ろの映像メモリーアレイと、前記映像メモリーアレイに
接続されたコピー装置であって、当該コピー装置が前記
映像メモリーアレイ内の第１フレーム領域を前記映像メ
モリーアレイ内の第２フレーム領域へコピーするように
各映像メモリー装置内の前記データレジスタを用いて前
記記憶位置を複数行ロードおよび格納するところのコピ
ー装置とから構成されていることを特徴とする。
【００１０】さらに、第１メモリー領域内の情報を第２
メモリー領域へコピーするフレームバッファー装置を備
えた本願発明の他のコンピュータ装置において、前記フ
レームバッファー装置は、少なくとも２つのフレーム領
域に分割されており、また、複数の記憶位置を備えてた
メモリー手段であって、当該メモリー手段内の１行の前
記記憶位置をロードおよび格納できるデータレジスタを
備えているところのメモリー手段と、前記メモリー手段
に接続されているコピー手段であって、当該コピー手段
が前記メモリー手段内の第１フレーム領域を前記メモリ
ー手段の第２フレーム領域へコピーするよう前記メモリ
ー手段内の前記データレジスタを用いて前記記憶位置を
複数行ロード及び格納するところのメモリー手段とから
構成されていることを特徴とする。
【００１１】また、本願発明の図形表示スクリーンと、
あるフレーム領域から第２フレーム領域へコピーするコ
ピー装置で構成された図形コンピュータ装置で二重バッ
ファー化動画を実行する方法において、 ａ）背景フレーム領域内に背景シーンを生成する段階
と、 ｂ）前記コピー装置を用いて前記背景フレーム領域内の
前記背景シーンを第１フレーム領域へコピーする段階
と、 ｃ）前記背景フレーム上の動画フレームを前記第１フレ
ーム領域内に生成する段階と、 ｄ）前記図形表示スクリーン上に前記第１フレーム領域
を表示する段階と、 ｅ）前記コピー装置を用いて前記背景フレーム領域内の
前記背景シーンを第２背景領域へコピーする段階と、 ｆ）前記背景シーン上の動画フレームを前記第２フレー
ム領域に生成する段階と、 ｇ）前記図形表示スクリーン上に前記第２フレーム領域
を表示する段階と、 ｈ）前記動画化が完了するまで上記段階ｂ−ｇを繰り返
す段階とからなることを特徴とする。
【００１２】表記法および用語 後で行う詳細な説明の大部分は、コンピュータメモリー
内のデータビットによるアルゴリズムと記号表現のオペ
レーションの観点から行ったものである。これらのアル
ゴリズム記述と表現は、当該技術分野に習熟した者に作
業内容を最も効果的に伝えるためにデータ処理技術に精
通した者が用いる手段である。
【００１３】ここで、アルゴリズムとは一般に所望の結
果を導き出す一貫性のある複数のステップであると解さ
れている。これらのステップは、物理量の物理的処理を
必要とするものである。通常、必ずではないが、これら
の物理量は、記憶、転送、結合、比較あるいは処理を行
うことができる電気または磁気信号の形になっている。
これこれらの信号は、共通で利用できるため、ビット、
値、要素、記号、文字、用語、数字などで表現するほう
が便利な場合がある。しかし、これらの用語やそれに類
するものは全て適切な物理量に対応させるためのもので
あり、物理量に付した便利なラベルにすぎないという点
に留意する必要がある。
【００１４】また、実行する処理のことを、一般に人間
のオペレーターが行う知的活動に相当する加算または比
較などと呼ぶことがある。本願発明の一部を構成してい
る処理では人間のオペレーターのような能力は必要とさ
れておらず、また、多くの場合望ましくもない。この処
理とは機械操作である。本願発明の処理を実行する上で
有用な機器としては、汎用デジタルコンピュータや同様
の装置がある。どの場合でも、コンピュータを実行する
際の操作方法と演算自体の方法は異なるということに注
意しなくてはならない。本願発明は、電気またはその他
（例えば、機械や化学）の物理信号を処理する際にコン
ピュータを動作させて他の所望の物理信号を生成させる
方法に関するものである。
【００１５】さらに、本願発明はこれらの処理を実行す
る装置に関するものでもある。この装置を必要な目的の
ために特別に構成したり、あるいは、コンピュータ内に
記録されたコンピュータプログラムを用いて選択的に起
動したり再構成する汎用コンピュータで構成することも
可能である。本願明細書で使用しているアルゴリズムは
特定のコンピュータやその他の装置に固有のものではな
い。特に、当該明細書の教示内容に従って書かれたプロ
グラムでさまざまな汎用機器を使用することができ、ま
た、さらに専用の装置を作製して必要な方法のステップ
を実行すればもっと便利かもしれない。これら様々な機
器に必要な構成は後から行う詳細な説明に示す。
【００１６】
【作用および効果】本願発明の高速コピー手段付きフレ
ームバッファー装置および当該装置を用いた二重バッフ
ァー化動画の実行方法において、複数の映像ランダムア
クセスメモリー装置で構成された映像メモリーアレイ
は、少なくとも２つのフレーム領域に分かれている。中
央演算処理装置はこの映像メモリーアレイ内の背景フレ
ーム領域に背景イメージを生成する。次に、中央演算処
理装置は、映像メモリーアレイ内にある新規フレーム領
域へ前記背景フレーム領域内の前記背景イメージをコピ
ーするよう要求する。中央演算処理装置からの要求に応
じて本願発明のコピー装置は、背景フレーム領域内の背
景イメージ全体を新規フレーム領域にコピーする。この
コピー装置は、映像タイミング信号の垂直帰線期間に各
映像ランダムアクセスメモリー内のシリアルデータレジ
スタを用いて作動する。このように、本願発明のコピー
装置は中央演算処理装置からの処理資源を要することな
く背景フレームをコピーする。
【００１７】このように、本願発明のフレームバッファ
ー装置では、背景フレーム領域内で生成された背景イメ
ージを同一メモリーアレイ中の新規フレーム領域へコピ
ーするため、従来のように動画化の時に背景シーン全体
を生成しなおす必要がなくなるため処理速度を短縮でき
る利点がある。また、従来は高品質リアルタイム動画化
の場合に超高速のコンピュータプロセッサが必要であっ
たが、本願発明のコピー装置は中央演算処理装置から処
理資源を要求せずに背景コピーを行うため処理速度を向
上させることができる。
【００１８】
【実施例】本願発明の高速コピー手段付きコンピュータ
表示装置を説明する。以下の説明において、説明のため
特別な用語、例えば、アイコン、表示装置、カーソル、
レチクルなどは本願発明を完全に理解してもらうために
使用している。しかし、当該技術分野に精通した者が本
願発明を実施する場合は特に詳細な記載は必要ないと考
えられる。従って、本願発明が不必要に曖昧にならない
よう周知の回路や装置はブロック図の形式で表示してい
る。
【００１９】映像ランダムアクセスメモリー 以下、図面を参照しながら本願発明の好適な実施例を詳
細に説明する。
【００２０】図１には従来の映像ランダムアクセスメモ
リー（ＶＲＡＭ）装置が簡単なブロック図で示されてい
る。ＶＲＡＭの中央には、データを記憶する際に使用す
るダイナミックランダムアクセスメモリーアレイ３５が
配置されている。このＲＡＭアレイ３５の内部の各記憶
位置が行アドレスと列アドレスで画定されるようＲＡＭ
アレイ３５は一連の行と列で構成されている。図１のＲ
ＡＭアレイ３５のメモリーは２つの異なるアクセスポー
ト、すなわち、ランダムアクセスポート２１とシリアル
アクセスポート２３でアクセスすることができる。
【００２１】通常は、ランダムアクセスポート２１をコ
ンピュータ装置内の中央演算素子（図示せず）で使用し
て映像メモリに対する読み取りおよび書き込みを行う。
ＣＰＵはランダムアクセスポート２１を介してＶＲＡＭ
アレイ３５内に画像パターンを書き込んで表示スクリー
ン上に画像を生成する。ＶＲＡＭアレイ３５内の特定の
記憶位置にアクセスするには、アドレスライン４９でラ
ッチしたアドレスをまずＣＰＵで生成する。次に、この
アドレスを行アドレスと列アドレスに分割する。行デコ
ーダー３９と列デコーダー３７は、それぞれ行アドレス
と列アドレスを用いてＲＡＭアレイ３５内の特定の記憶
位置にアクセスする。そして、メモリーアクセスが書き
込みアクセスか読み取りアクセスかによってＣＰＵは入
力バッファー２７にデータを書き込んだり、あるいは、
出力バッファー２５からデータを読み取ったりする。
【００２２】コンピュータ装置内の表示制御装置（図示
せず）はＶＲＡＭのシリアルアクセスポート２３を使用
してＶＲＡＭ内の映像データを読み取り、この映像デー
タを表示装置へ送出する。まず、表示制御装置では、ま
ずアドレス入力４９に行アドレスを出力して映像メモリ
ー内のデータにアクセスし、そして、メモリーの行全体
をシリアルデータレジスタ４１へ転送するようＶＲＡＭ
に要求する。行デコーダー３９では行アドレスを用いて
ＲＡＭアレイ３５内の１行を選択し、この選択した行を
シリアルデータレジスタ４１へ転送する。次に、ＶＲＡ
Ｍは表示制御装置に従ってシリアル出力バッファー２９
を介してシリアルデータレジスタ４１内のデータをシリ
アルアクセスポート２３へシフトさせる。シリアルアク
セスポート２３に接続されているデジタル・アナログ変
換器（図示せず）ではこのデータを使用して映像信号を
生成する。こうして生成されたアナログ映像信号がコン
ピュータ表示装置を駆動する。
【００２３】映像フレームつかみ装置(video frame gra
bber) のようなＶＲＡＭを使用した装置によっては、シ
リアルアクセスポート２３を出力ポートの代わりに入力
ポートとして使用している。このような装置では、デジ
タルデータに変換された映像情報をシリアル入力バッフ
ァー３１を介してシリアルデータレジスタ４１へシフト
する。次に、この装置はアドレス入力４９へ宛先行アド
レスを供給する。ＶＲＡＭは、この宛先行アドレスを用
いてシリアルデータレジスタ４１内のデジタル情報を行
デコーダー３９が選択したＲＡＭアレイ３５の行の中へ
書き込む。このように、シリアルデータレジスタ４１を
用いれば映像メモリーアレイ３５へのデータの書き込み
だけでなく映像メモリーアレイ３５からの情報の読み取
りも行うことができる。
【００２４】従来の表示制御装置 図２は一般的な従来のコンピュータ表示装置を示してい
る。このコンピュータ表示装置は、中央演算処理装置
（ＣＰＵ）５３、表示制御装置５１、ＶＲＡＭアレイ５
５、デジタル・アナログ変換器（ＤＡＣ）６９、表示ス
クリーン７１で構成されている。このＶＲＡＭ５５は、
図１に示されているＶＲＡＭ装置のような周知な個別Ｖ
ＲＡＭ装置を複数個用いて構成する。
【００２５】図２に示されているコンピュータ表示装置
の主要部品は、表示制御装置５１である。この表示制御
装置５１は、一連のメモリーマップされた制御レジスタ
を用いてＣＰＵ５３が表示制御装置５１を制御できるよ
うＣＰＵ５３に接続されている。表示制御装置５１は、
２個の主要論理演算装置、すなわち、表示論理演算装置
６６とＶＲＡＭ仲裁論理演算装置６７から構成されてい
る。
【００２６】表示論理演算装置６６は、画像を定義して
表示スクリーン７１に表示するＶＲＡＭ５５内の論理的
矩形メモリー領域にアクセスする。表示フレームレジス
タ６１には、ＶＲＡＭアレイ５５内のフレーム領域の開
始アドレスが内蔵されている。表示論理演算装置６６は
映像タイミング信号７２を生成する。表示論理演算装置
６６は、表示フレームレジスタ６１を用いて映像タイミ
ング信号７２と同期してＶＲＡＭアレイ５５内のフレー
ム領域にアクセスする。表示論理演算装置６６は、シリ
アルアクセスポート２３を介してＶＲＡＭアレイ５５か
らデジタル・アナログ変換器（ＤＡＣ）６９へ画像デー
タをシフトする。また、表示論理演算装置６６はデジタ
ル・アナログ変換器（ＤＡＣ）６９へ映像タイミング信
号７２を供給する。
【００２７】デジタル・アナログ変換器（ＤＡＣ）６９
は映像タイミング信号７２とＶＲＡＭアレイ５５からシ
フトされた画像データを組み合わせてアナログ映像信号
を生成する。アナログ映像信号はコンピュータ表示スク
リーン７１を駆動する。
【００２８】表示制御装置５１内のＶＲＡＭ仲裁論理演
算装置６７は、ＣＰＵ５３と表示論理演算装置６６から
のＶＲＡＭアクセス要求の仲裁を行う。ＶＲＡＭ仲裁論
理演算装置６７は、衝突がある場合は表示論理演算装置
６６がＶＲＡＭアレイ５５へアクセスするよう表示論理
演算装置６６に優先権を与える。表示論理演算装置６６
は、ＶＲＡＭからの情報を映像タイミング信号７２と同
期して出力しなくてはならないため、ＶＲＡＭ仲裁論理
演算装置６７は表示論理演算装置６６に優先権を付与す
る。
【００２９】高速フレームコピー手段付き表示制御装置 図３ａと図３ｂは、映像表示スクリーンを下方向へ映像
信号が走査している様子を示した簡単な概念図である。
図３ａでは、映像信号は左上隅から表示スクリーンの走
査を開始している。、水平走査線９１を左から右へ走査
しながら映像信号はライン情報を走査する。各走査線の
終わりでは、水平帰線９３は映像信号を表示スクリーン
の左端へと戻す。映像信号が表示スクリーンの一番下ま
で来ると、垂直帰線９５が映像信号を表示スクリーンの
一番上まで戻す。
【００３０】映像信号が水平帰線９３または垂直帰線９
５を実行している間は表示スクリーンには何もデータは
表示されない。従って、水平帰線及び垂直帰線期間は一
般的な表示制御装置５１の表示論理演算装置６６はＶＲ
ＡＭアレイ５５にアクセスしない。帰線期間は表示制御
装置５１がＶＲＡＭへアクセスしないため、帰線期間は
図１に示すように別の装置がシリアルデータレジスタ４
１を使用することができる。
【００３１】好適な実施例において、本願発明では垂直
帰線期間に各ＶＲＡＭ内のシリアルデータレジスタ４１
を用いてフレームバッファー内の第１メモリー領域の内
容全体を第２メモリー領域にコピーする。表示制御装置
は、中央演算処理装置を用いずにメモリー領域コピーを
実行する。このように、中央演算処理装置を動画オブジ
ェクトの生成など別のことに使用できる。本願発明のコ
ンピュータ表示装置を図４、５、６、７を参照しながら
説明する。
【００３２】図４は本願発明の教示内容を利用したコン
ピュータ表示装置のブロック図である。図４のコンピュ
ータ表示装置は、新規フレームレジスタ６２、背景フレ
ームレジスタ６３、制御レジスタ６４、背景コピー論理
演算装置６５を付け加えた点を除けば図２のコンピュー
タ表示装置とほぼ同じである。
【００３３】背景シーンが収められているＶＲＡＭアレ
イ５５内のメモリー領域の指すようＣＰＵ５３は背景フ
レームレジスタ６３を設定する。また、二重バッファー
化動画を実行している時にＣＰＵ５３が次のフレームの
動画を生成する「作業領域」を指すようＣＰＵ５３は新
規フレームレジスタ６２を設定する。この作業領域は新
規フレーム領域と呼ぶ。ＣＰＵ５３が要求すれば、映像
信号の帰線期間に、背景コピー論理演算装置６５は背景
フレームレジスタ６３が指した背景を定義している矩形
メモリー領域全体を新規フレームレジスタ６２が指した
新規フレーム領域へコピーする。
【００３４】制御レジスタ６４を用いて複数の異なる機
能を実行する。制御レジスタ６４の内部にはコピー制御
ビットが収められている。実行した背景コピーをプログ
ラムが必要とする時はＣＰＵ５３がこのコピー制御ビッ
トを設定する。また、制御レジスタ６４を用いれば一対
の割り込み処理を許可したり禁止したりすることもでき
る。制御レジスタ６４で制御する第１の割り込みは、垂
直帰線割り込みである。垂直帰線割り込みが許可されれ
ば、垂直帰線期間が開始する時に垂直帰線割り込みによ
ってＣＰＵ割り込み信号が生成される。制御レジスタ６
４が制御する第２の割り込みはコピー完了割り込みであ
る。このコピー完了割り込みが許可されれば、背景コピ
ー論理演算処理装置が実行した背景コピーが完了すると
完了割り込みよりＣＰＵ割り込み信号が生成される。動
画生成プログラムが背景コピー処理に同期できるよう動
画生成プログラムは垂直帰線割り込みとコピー完了割り
込みを用いる。
【００３５】フロー図とメモリーマップを使用しながら
背景コピー処理を説明する。図５はＶＲＡＭアレイ５５
のアドレス空間のメモリーマップを示している。図５の
メモリーマップ内において、表示フレームレジスタ６
１、新規フレームレジスタ６２、背景フレームレジスタ
６３は、ＶＲＡＭアドレス空間内の表示フレーム領域、
新規フレーム領域、背景フレーム領域をそれぞれ指して
いる。表示フレーム領域には現在表示スクリーン上に表
示されているフレームが収められている。新規フレーム
領域には将来表示される現在作製中の動画フレームが収
められている。背景フレーム領域には動画用背景シーン
が収められている。各動画フレームを生成する前に背景
フレーム領域の内容を新規フレーム領域にコピーする。
複数の異なる背景シーンが使用できるようメモリー内に
は１つ以上の背景領域が設けられている場合がある。動
画によって背景フレームレジスタは複数ある背景シーン
から選択を行う。表示フレーム領域、新規フレーム領
域、背景フレーム領域は全てメモリー内に配列されてい
る。
【００３６】図６は本願発明の表示制御装置５１内の表
示論理演算装置６６が動作する様子を説明するフロー図
である。図６のフロー図の一番上にあるステップ１０１
では、まず、シリアルデータポインター４５が表示フレ
ーム領域内の第１行目を指すよう表示フレームレジスタ
６１の内容と一緒にシリアルデータポインター４５（図
１）をＶＲＡＭ内へと表示論理演算装置６６がロードす
る。次に、ステップ１０２では、表示論理演算装置６６
は、第１水平ラインの一部または全てと共にシリアルデ
ータレジスタ４１をロードする。ステップ１０３では、
表示論理演算装置６６は、シリアルデータレジスタ４１
内の水平ラインデータをＶＲＡＭアレイ５５から取り出
し、デジタル・アナログ変換器（ＤＡＣ）へシフトす
る。（ステップ１０４に示されているように、水平表示
ライン全体が表示スクリーンへシフトされない場合には
ステップ１０２と１０３を繰り返す。）ステップ１０５
では、表示フレームの一番下まで達したかどうかを判断
するため表示論理演算装置６６はテストを行う。表示フ
レームの一番下までまだ到達してない場合は、表示論理
演算装置６６は水平帰線の終了を待ち、次にステップ１
０２へ戻る。行データ全てがＶＲＡＭアレイ５５から取
り出され、そして、デジタル・アナログ変換器（ＤＡ
Ｃ）へシフトされて完全なフレームが表示されるまで表
示論理演算装置６６はステップ１０２、１０３、１０
５、１０７を繰り返す。
【００３７】垂直帰線割り込みが許可されている場合
は、表示フレームの一番下まで到達した後に表示論理演
算処理装置６６はステップ１０８で垂直帰線割り込み信
号を生成する。次に、ステップ１０９で制御レジスタ６
４内のコピー制御ビットを表示論理演算装置６６が試験
する。制御レジスタ６４内のコピー制御が設定されてい
る場合は、表示制御装置５１はステップ１１３で背景コ
ピー論理演算装置６６を呼び出す。コピー完了割り込み
が許可されている場合は、表示論理演算装置６６はステ
ップ１１４でコピー完了割り込み信号を生成する。この
コピー完了割り込み信号は、コピー処理が完了したこと
をＣＰＵに知らせる。最後に、垂直帰線期間が完了して
ＤＡＣ６９へ別のフレームがシフトし始めるまで表示論
理演算装置６６はステップ１１５で待機する。
【００３８】背景コピー論理演算装置６５はステップ１
１３で背景コピーを実行する。図７は背景コピー論理演
算装置６５の動作を説明するフロー図である。
【００３９】図７のステップ１３１では、まず、コピー
処理で使用する予定のカウンター６８を背景コピー論理
演算装置６５がクリアする。次に、背景コピー論理演算
装置６５は、ステップ１３５において、背景シーンの第
１部分と一緒にシリアルデータレジスタ４１（図１）を
ＶＲＡＭ内にロードする。背景シーンの第１部分を得る
ため、背景フレームレジスタ６３と同じ上位ビットとカ
ウンター６８で生成した下位ビットを有したアドレスを
コピー論理演算装置６５が生成する。ステップ１３７で
は、背景コピー論理演算装置６５はシリアルデータレジ
スタ４１（図１）内の背景シーン情報を新規フレーム領
域に格納する。新規フレーム領域内にこの情報を格納す
るため、新規フレームレジスタ６２と同じ上位ビットと
カウンター６８で生成した下位ビットを備えたアドレス
をコピー論理演算装置６５が生成する。これにより、背
景領域と新規フレーム領域の双方に対するインデックス
としてカウンター６８は使用される。ステップ１３８と
１３９では、フレーム領域全体を背景コピー論理演算装
置６５がコピーしたかどうか背景コピー論理演算装置６
５はカウンター６８をテストする。背景コピー論理演算
装置６５がフレーム領域全体をコピーしていない場合
は、ステップ１４１でカウンター６８を進め、背景コピ
ー論理演算装置６５はステップ１３５へ戻る。背景コピ
ー論理演算装置６５は、フレームコピーが完了するまで
カウンター６８をインデックスとして用いながら背景領
域からの情報を新規フレーム領域内へコピーし続ける。
つまり、背景コピー論理演算装置６５は、図５に示すよ
うにシリアルデータレジスタ４１（図１）を用いながら
背景領域内の内容を１行１行新規フレーム領域内へコピ
ーする。新規フレーム領域と背景領域の一番下の部分ま
で背景コピー論理演算装置６５が到達すると、背景コピ
ーと共に背景コピー論理演算装置６５は終了する。
【００４０】その他の実施例において、図３ａに示すよ
うに水平帰線期間９３の期間または垂直および水平帰線
期間に背景コピーを行うこともできる。水平帰線期間を
利用する場合は、背景コピー論理演算装置６５は、連続
水平帰線期間内に背景領域内の内容が１つ１つ新規フレ
ーム領域内のコピーされるよう各水平帰線期間９３内に
背景領域のわずかな部分を新規領域内へコピーする。各
部分をコピーした後に、表示スクリーンを下方向へ走査
する時に表示論理演算装置６６が妨害されないよう背景
コピー論理演算装置６５はＶＲＡＭアレイ内のＶＲＡＭ
の各状態を確認しなくてはならない。例えば、シリアル
データレジスタ４１とシリアルデータポインター４５
（図１）の値は復元しなくてはならない。
【００４１】高速コピーコントローラー付き動画用フレ
ームバッファー 本願発明のコンピュータ表示装置は、背景シーンの上に
表示される二重バッファー化動画の動作を改善するには
理想的である。図８ａ，８ｂ，９ａ，９ｂ，１０ａ，１
０ｂ，１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３
ｂ，１４は、動画プログラムが本願発明の方法および装
置を用いて高速二重バッファー化動画を作成する様子を
表している。それぞれの図において、表示フレームレジ
スタ６１、新規フレームレジスタ６２、背景フレームレ
ジスタ６３の内容は図の左側にあるポインターで表す。
表示フレーム領域、新規フレーム領域、背景フレーム領
域の内容を、表示フレームレジスタ６１、新規フレーム
レジスタ６２、背景フレームレジスタ６３が指す画像と
してそれぞれ表す。
【００４２】第１のステップは、後から使用する３組の
レジスタとメモリー領域を初期設定する。図８ａでは、
ＶＲＡＭアドレス空間をクリアにして黒い背景を生成
し、また、ＶＲＡＭ５５内の表示フレーム領域と背景フ
レーム領域をそれぞれ指し示すよう表示フレームレジス
タ６１と背景フレームレジスタ６３を初期設定する。新
規フレームレジスタ６２はまだ必要でないため空に設定
されている。表示スクリーン７１は常に表示フレームレ
ジスタ６１が指している表示フレーム領域を表示する。
現在のところ、表示フレームレジスタ６１はクリアにな
った表示フレーム領域を指しているためスクリーン表示
７１は空白になっている。
【００４３】次のステップは、動画の背景として用いる
背景シーンの生成である。図８ｂは背景フレーム領域に
背景山岳シーンを作成した後のメモリー領域の内容を示
している。背景フレーム領域内の山岳シーンを用いて動
画用背景を作成する。表示フレームレジスタ６１は空の
表示フレーム領域を指しているため表示スクリーン７１
は空白のままである。
【００４４】動画フレームの生成を開始するため、新規
フレームレジスタ６２が未使用のメモリー領域を指すよ
うに設定し、また、制御レジスタ６４内のコピー制御ビ
ットを設定すると動画ソフトウェアは本願発明の表示制
御装置５１に対して背景フレーム領域の内容を新規フレ
ーム領域内にコピーするよう要求する。すると、表示制
御装置５１は、背景フレーム領域内の画像を新規フレー
ム領域内へコピーする。図９ａは、表示制御装置５１が
背景コピーを行った後のメモリー領域の内容を示してい
る。
【００４５】動画ソフトウェアは第１動画フレームを新
規フレーム領域内の背景シーンの上に重ね合わせる。図
９ｂは動画ソフトウェアが山岳背景シーン上に飛行機を
作成した後のメモリー領域の内容を示している。
【００４６】第１動画フレームを表示するため、飛行機
の情報を収めているメモリー領域を指すよう動画ソフト
ウェアは表示フレームレジスタ６１の内容を設定する。
図１０ａは表示フレームレジスタ６１が第１動画フレー
ムを指すように設定した後のメモリー領域の内容を示し
ている。
【００４７】第２動画フレームを生成するため、まず、
動画ソフトウェアは未使用メモリー領域内へ背景シーン
をコピーするよう本願発明の表示制御装置５１に要求す
る。動画ソフトウェアは、古い（現在は使用されていな
い）表示フレーム領域を指すよう新規フレームレジスタ
６２を変更してこの要求を実行し、制御レジスタ６４内
のコピー制御ビットを設定する。従って、古い表示領域
は新規フレーム領域になる。図１０ｂは、表示制御装置
５１が背景シーンを背景領域からこの新規フレーム領域
にコピーした後のメモリー領域の内容を示している。
【００４８】こうして、動画ソフトウェアは背景シーン
の上側部分に前記新規フレーム領域の第２動画フレーム
を作成する。この第２動画フレームでは、飛行機は山岳
背景シーンに沿って移動しなくてはならない。このた
め、動画ソフトウェアは飛行機を少し左側へ移動させ
る。図１１ａは、動画ソフトウェアが第２動画フレーム
を作成した後のメモリー領域の内容を示している。
【００４９】この第２動画フレームを表示するため、移
動中の飛行機情報のメモリー領域を指すよう動画ソフト
ウェアは表示フレームレジスタ６１の内容を設定する。
図１１ｂは、第２動画フレームを指すよう表示フレーム
レジスタ６１を設定した後のフレームバッファーの内容
を示している。
【００５０】第３動画フレームを生成するため、背景シ
ーンをＶＲＡＭメモリー内の未使用領域へコピーするよ
う動画ソフトウェアは本願発明の表示制御装置５１に要
求する。動画ソフトウェアは、前回の表示フレーム領域
を指すよう新規フレームレジスタ６２を変更してこの要
求を実行する。このため、古い表示領域は新規フレーム
領域になる。図１２ａは、表示制御装置５１が背景シー
ンを背景領域から新規フレーム領域へコピーした後のメ
モリー領域の内容を示している。背景コピー論理演算装
置６５は、そのメモリー領域にある第１動画フレームの
上に重ね書きするので注意しなくてはならない。
【００５１】こうして、動画ソフトウェアは背景シーン
の上側部分に新規フレーム領域の第３動画フレームを作
成する。第３動画フレーム内では、飛行機は山に激突す
る。このため、動画ソフトウェアは背景山岳シーンの上
に激突した飛行機を作成する。図１２ｂは、動画ソフト
ウェアが第３動画フレームを作成した後のメモリー領域
の内容を示している。
【００５２】第３動画フレームを表示するため、激突し
た飛行機の情報のメモリー領域を指すよう動画ソフトウ
ェアは表示フレームレジスタ６１の内容を設定する。図
１３ａは第３動画フレームを指すよう表示フレームレジ
スタ６１を設定した後のメモリー領域の内容を示してい
る。
【００５３】激突した飛行機がこの後移動することはな
いため、激突した飛行機はこの後の動画フレームの背景
シーンの一部とすることができる。このため、動画ソフ
トウェアは、飛行機の激突シーンの情報を収めたメモリ
ー領域を指すように背景フレームレジスタ６３を設定し
て飛行機の激突シーンを新規背景シーンに組み込む。図
１３ｂは、飛行機の激突シーンを背景シーンに組み込ん
だ後のメモリー領域の内容を示している。
【００５４】第４動画フレームを生成するため、メモリ
ーの未使用領域へ背景シーンをコピーするよう動画ソフ
トウェアは表示制御装置５１に要求する。動画ソフトウ
ェアは、メモリーの未使用領域を指すよう新規フレーム
レジスタ６２を変更してこの要求を実行し、また、制御
レジスタ６４内のコピー制御ビットを設定する。激突し
た飛行機は背景シーンに固定するかもしれないため、前
回の山岳シーンは破壊する。従って、前回の背景領域は
新規フレーム領域になる。あるいは、動画ソフトウェア
はメモリーの新規領域を使用して、将来使用する場合の
ために元の山岳シーンを保存しておくこともできる。図
１４は、表示制御装置５１が背景領域から新規フレーム
領域へ背景シーンをコピーした後のメモリー領域の内容
を示している。ここで、背景コピー論理演算装置６５は
そのメモリー領域にある古い背景シーンの上に重ね書き
をするので注意しなくてはならない。
【００５５】動画ソフトウェアは、未使用メモリー領域
を指すよう新規フレームレジスタ６２を変更して動画フ
レーム作成用の新規フレームを生成することにより連続
的に動画フレームを生成し続ける。メモリー領域に動画
フレームを作成した後に、動画ソフトウェアは新規に作
成したフレームを指すよう表示フレームレジスタ６１を
変更する。
【図面の簡単な説明】
【図１】従来の映像ランダムアクセスメモリー装置（Ｖ
ＲＡＭ）のブロック図
【図２】ＶＲＡＭで構成されたフレームバッファーを用
いた従来のコンピュータ表示装置のブロック図
【図３】図３ａおよび図３ｂは映像信号が表示スクリー
ン上を走査される様子を示した概略図
【図４】本願発明のコンピュータ表示装置のブロック図
【図５】本願発明の表示制御装置で使用するＶＲＡＭア
ドレス空間のメモリーマップの概略図
【図６】本願発明の表示制御装置内の表示論理演算装置
のフロー図
【図７】本願発明の表示制御装置内の背景コピー論理演
算装置のフロー図
【図８】図８ａと図８ｂは本願発明の表示制御装置を用
いてリアルタイム動画化を行う様子を示した図
【図９】図９ａと図９ｂは本願発明の表示制御装置を用
いてリアルタイム動画化を行う様子を示した図
【図１０】図１０ａと図１０ｂは本願発明の表示制御装
置を用いてリアルタイム動画化を行う様子を示した図
【図１１】図１１ａと図１１ｂは、図１０ａと図１０ｂ
に続く段階であり、本願発明の表示制御装置を用いてリ
アルタイム動画化を行う様子を示した図
【図１２】図１２ａと図１２ｂは、図１１ａと図１１ｂ
に続く段階であり、本願発明の表示制御装置を用いてリ
アルタイム動画化を行う様子を示した図
【図１３】図１３ａと図１３ｂは、図１２ａと図１２ｂ
に続く段階であり、本願発明の表示制御装置を用いてリ
アルタイム動画化を行う様子を示した図
【図１４】図１４は、図１３ａと図１３ｂに続く段階で
あり、本願発明の表示制御装置を用いてリアルタイム動
画化を行う様子を示した図
【符号の説明】
２１ ランダムアクセスポート ２３ シリアルアクセスポート ５１ 表示制御装置 ５３ ＣＰＵ ５５ ＶＲＡＭアレイ ６１ 表示フレームレジスタ ６２ 新規フレームレジスタ ６３ 背景フレームレジスタ ６４ コピー制御ビット ６５ 背景コピー論理演算装置 ６６ 表示論理演算装置 ６７ ＶＲＡＭ仲裁論理演算装置 ６８ カウンター ６９ ＤＡＣ ７１ 表示スクリーン ７２ 映像タイミング信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドワード エイチ フランク アメリカ合衆国 カリフォルニア州 94028 ポートラ ヴァレー ブルックサ イド ドライヴ 127 (72)発明者 パトリック ジェイ ノートン アメリカ合衆国 カリフォルニア州 94036 パロ アルト ロマ ヴェルデ アヴェニュー 652

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 第１フレーム領域の情報を第２フレーム
    領域にコピーするフレームバッファー装置を備えたコン
    ピュータ装置において、前記フレームバッファー装置
    は、 少なくとも２つのフレーム領域に分割された映像メモリ
    ーアレイであって、当該映像メモリーアレイは少なくと
    も１つの映像ランダムアクセスメモリー装置で構成され
    ており、当該映像ランダムアクセスメモリー装置は複数
    の記憶位置で構成されており、また、前記映像ランダム
    アクセスメモリー装置内の１行の前記記憶位置をロード
    および格納できるデータレジスタを備えた映像メモリー
    アレイと、 前記映像メモリーアレイに接続されたコピー装置であっ
    て、当該コピー装置が前記映像メモリーアレイ内の第１
    フレーム領域を前記映像メモリーアレイ内の第２フレー
    ム領域へコピーするように各映像メモリー装置内の前記
    データレジスタを用いて前記記憶位置を複数行ロードお
    よび格納するコピー装置とから構成されていることを特
    徴とするフレームバッファー装置。
  2. 【請求項２】 前記フレームバッファー装置は、垂直帰
    線期間を有した映像タイミング信号を生成し、また、前
    記コピー装置は当該垂直帰線期間だけ作動することを特
    徴とする請求項１記載のフレームバッファー装置。
  3. 【請求項３】 前記フレームバッファー装置は、水平帰
    線期間を有する映像タイミング信号を生成し、また、前
    記コピー装置は当該水平帰線期間だけ作動することを特
    徴とする請求項１記載のフレームバッファー装置。
  4. 【請求項４】 前記フレームバッファー装置は、垂直帰
    線期間と水平帰線期間を有する映像タイミング信号を生
    成し、また、前記コピー装置は当該垂直帰線期間と水平
    帰線期間に作動することを特徴とする請求項１記載のフ
    レームバッファー装置。
  5. 【請求項５】 前記映像ランダムアクセスメモリー装置
    内の前記記憶位置を１行ロード及び記憶できる前記デー
    タレジスタは、シリアルアクセスポートに接続されたシ
    リアルデータレジスタで構成されていることを特徴とす
    る請求項２記載のフレームバッファー装置。
  6. 【請求項６】 前記映像メモリーアレイ内のフレーム領
    域を指す表示フレームレジスタと、 前記表示フレームレジスタが指し示したフレーム領域か
    らメモリーを複数行前記データレジスタ内にロードし、
    前記シリアルアクセスポートを介して外部へ前記メモリ
    ーを複数行分シフトする映像表示回路とをさらに備えて
    いることを特徴とする請求項５記載のフレームバッファ
    ー装置。
  7. 【請求項７】 背景イメージを含んだ前記映像メモリー
    アレイ内の背景フレーム領域を指す背景フレームレジス
    タと、 前記映像メモリーアレイ内の新規フレーム領域を指す新
    規フレームレジスタとをさらに備えており、前記コピー
    装置は前記背景フレーム領域から前記新規フレーム領域
    へコピーを行うことを特徴とする請求項６記載のフレー
    ムバッファー装置。
  8. 【請求項８】 前記フレームバッファー装置はコピー制
    御ビットをさらに備えており、また、当該コピー制御ビ
    ットを中央演算処理装置で設定すると前記フレームバッ
    ファー装置は前記背景フレーム領域から前記新規フレー
    ム領域へコピーを行うことを特徴とする請求項７記載の
    フレームバッファー装置。
  9. 【請求項９】 前記中央演算処理装置が前記映像アクセ
    スメモリーアレイ内の各メモリー位置にアクセスできる
    よう、前記メモリーアレイ内の各映像ランダムアクセス
    メモリー装置はランダムアクセスポートを備えているこ
    とを特徴とする請求項８記載のフレームバッファー装
    置。
  10. 【請求項１０】 第１メモリー領域内の情報を第２メモ
    リー領域へコピーするフレームバッファー装置を備えた
    コンピュータ装置において、前記フレームバッファー装
    置は、 少なくとも２つのフレーム領域に分割されており、ま
    た、複数の記憶位置を備えてたメモリー手段であって、
    当該メモリー手段内の１行の前記記憶位置をロードおよ
    び格納できるデータレジスタを備えているところのメモ
    リー手段と、 前記メモリー手段に接続されているコピー手段であっ
    て、当該コピー手段が前記メモリー手段内の第１フレー
    ム領域を前記メモリー手段の第２フレーム領域へコピー
    するよう前記メモリー手段内の前記データレジスタを用
    いて前記記憶位置を複数行分ロード及び格納するところ
    のコピー手段とから構成されていることを特徴とするフ
    レームバッファー装置。
  11. 【請求項１１】 前記フレームバッファー装置は、垂直
    帰線期間を有した映像タイミング信号を生成し、また、
    前記コピー装置は当該垂直帰線期間だけ作動することを
    特徴とする請求項１０項記載のフレームバッファー装
    置。
  12. 【請求項１２】 前記フレームバッファー装置は、水平
    帰線期間を有した映像タイミング信号を生成し、また、
    前記コピー装置は当該水平帰線期間だけ作動することを
    特徴とする請求項１０項記載のフレームバッファー装
    置。
  13. 【請求項１３】 前記フレームバッファー装置は、垂直
    及び水平帰線期間を有した映像タイミング信号を生成
    し、また、前記コピー装置は当該垂直及び水平帰線期間
    に作動することを特徴とする請求項１０項記載のフレー
    ムバッファー装置。
  14. 【請求項１４】 前記メモリー手段内に前記メモリー位
    置を１行ロード及び格納できる前記データレジスタは、
    シリアルアクセスポートに接続されたシリアルデータレ
    ジスタから構成されていることを特徴とする請求項１１
    記載のフレームバッファー装置。
  15. 【請求項１５】 前記映像メモリーアレイ内の表示フレ
    ーム領域を指す表示フレームレジスタ手段と、 前記表示フレームレジスタが指した表示フレーム領域か
    ら前記シリアルデータレジスタへメモリーを複数行ロー
    ドし、また、当該複数行のメモリーを前記シリアルアク
    セスポートの外部へシフトする映像表示手段とをさらに
    備えていることを特徴とする請求項１４記載のフレーム
    バッファー装置。
  16. 【請求項１６】 背景画像を納めた前記映像メモリーア
    レイ内の背景フレーム領域を指す背景レジスタ手段と、 前記映像メモリーアレイ内の新規フレーム領域を指す新
    規フレームレジスタ手段とをさらに備え、前記コピー手
    段は前記背景フレーム領域から前記新規フレーム領域へ
    コピーを行うことを特徴とする請求項１５記載のフレー
    ムバッファー装置。
  17. 【請求項１７】 前記フレームバッファー装置はコピー
    制御ビットをさらに備えており、また、前記コピー手段
    は中央演算処理装置が当該コピー制御ビットを設定する
    と前記背景フレーム領域から前記新規フレーム領域へコ
    ピーを行うことを特徴とする請求項１６記載のフレーム
    バッファー装置。
  18. 【請求項１８】 図形表示スクリーンと、あるフレーム
    領域から第２フレーム領域へコピーするコピー装置で構
    成された図形コンピュータ装置で二重バッファー化動画
    を行う方法において、 ａ）背景フレーム領域内に背景シーンを生成する段階
    と、 ｂ）前記コピー装置を用いて前記背景フレーム領域内の
    前記背景シーンを第１フレーム領域へコピーする段階
    と、 ｃ）前記背景フレーム上の動画フレームを前記第１フレ
    ーム領域内に生成する段階と、 ｄ）前記図形表示スクリーン上に前記第１フレーム領域
    を表示する段階と、 ｅ）前記コピー装置を用いて前記背景フレーム領域内の
    前記背景シーンを第２背景領域へコピーする段階と、 ｆ）前記背景シーン上の動画フレームを前記第２フレー
    ム領域に生成する段階と、 ｇ）前記図形表示スクリーン上に前記第２フレーム領域
    を表示する段階と、 ｈ）前記動画化が完了するまで上記段階ｂ−ｇを繰り返
    す段階とからなることを特徴とする二重バッファー化動
    画の実行方法。
  19. 【請求項１９】 前記コピーの段階は、映像タイミング
    信号の垂直帰線期間に実行することを特徴とする請求項
    １８記載の二重バッファー化動画の実行方法。
  20. 【請求項２０】 前記コピーの段階は、映像タイミング
    信号の水平帰線期間に実行することを特徴とする請求項
    １８記載の二重バッファー化動画の実行方法。
  21. 【請求項２１】 前記コピーの段階は、映像タイミング
    信号の垂直及び水平帰線期間に実行することを特徴とす
    る請求項１８記載の二重バッファー化動画の実行方法。
  22. 【請求項２２】 前記二重バッファー化動画の実行方法
    はリアルタイムで行うことを特徴とする請求項１８記載
    の二重バッファー化動画の実行方法。
JP19148194A 1993-08-13 1994-08-15 高速コピー手段を備えたフレームバッファー装置及びこの装置を用いた二重バッファー化動画の実行方法 Expired - Lifetime JP3662607B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010164972A (ja) * 2009-01-16 2010-07-29 Samsung Electronics Co Ltd 画像ドローイング方法及び装置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2276300B (en) * 1991-11-21 1996-05-29 Videologic Ltd Video/graphics memory system
EP0647931B1 (en) * 1993-08-13 1999-03-10 Sun Microsystems, Inc. High speed method and apparatus for generating animation by means of a three-region frame buffer and associated region pointers
JPH08272344A (ja) * 1995-03-29 1996-10-18 Hitachi Ltd 高速画面表示装置及び方法
US6496099B2 (en) * 1996-06-24 2002-12-17 Computer Motion, Inc. General purpose distributed operating room control system
US6560227B1 (en) * 1998-02-23 2003-05-06 International Business Machines Corporation LAN frame copy decision for LAN switches
KR19990083648A (ko) * 1998-07-21 1999-12-06 최병석 전광 표시 장치의 고장 검출 회로 및 그를 이용한 표시 상태 검출 방법
FR2800899B1 (fr) * 1999-11-04 2002-01-25 Cit Alcatel Dispositif d'affichage d'au moins deux types distincts de caracteres recus sous la forme d'un flux de donnees en provenance d'une unite centrale
JP2001184300A (ja) * 1999-12-27 2001-07-06 Hitachi Ltd データ処理プロセッサ
US6587112B1 (en) 2000-07-10 2003-07-01 Hewlett-Packard Development Company, L.P. Window copy-swap using multi-buffer hardware support
KR100374411B1 (ko) * 2000-12-02 2003-03-04 손재설 광고판 램프 감시장치
KR20020091970A (ko) * 2001-06-01 2002-12-11 봉오전자공업 주식회사 전광판용 표시모듈 및 전광판의 고장검출방법
KR100414522B1 (ko) * 2001-07-28 2004-01-07 서울기전(주) 점검기능을 갖는 전광판 및 에러검출방법
US6814142B2 (en) * 2002-10-04 2004-11-09 Halliburton Energy Services, Inc. Well control using pressure while drilling measurements
US7248267B2 (en) * 2003-03-20 2007-07-24 International Business Machines Corporation Method and apparatus for simulated direct frame buffer access for graphics adapters
US9589381B2 (en) * 2008-06-12 2017-03-07 Microsoft Technology Licensing, Llc Copying of animation effects from a source object to at least one target object
KR101477538B1 (ko) * 2008-08-06 2014-12-30 삼성전자주식회사 디지털 이미지 처리장치, 그 제어방법 및 제어방법을실행하기 위한 프로그램을 저장한 기록매체
KR101589560B1 (ko) * 2009-03-11 2016-01-28 엘지전자 주식회사 이동 단말기 및 그 명령 입력 방법
CN103136157A (zh) * 2011-11-22 2013-06-05 联想(北京)有限公司 双系统显示方法和电子设备
KR102636970B1 (ko) * 2021-09-03 2024-02-16 주식회사 에스디에이 노광이미지를 처리하는 이미지 처리장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4910670A (en) * 1984-01-20 1990-03-20 Apple Computer, Inc. Sound generation and disk speed control apparatus for use with computer systems
JP2507361B2 (ja) * 1986-10-31 1996-06-12 株式会社東芝 画像情報処理装置
US4988985A (en) * 1987-01-30 1991-01-29 Schlumberger Technology Corporation Method and apparatus for a self-clearing copy mode in a frame-buffer memory
US4825381A (en) * 1987-03-31 1989-04-25 Rockwell International Corporation Moving map display
US4907086A (en) * 1987-09-04 1990-03-06 Texas Instruments Incorporated Method and apparatus for overlaying a displayable image with a second image
US5258843A (en) * 1987-09-04 1993-11-02 Texas Instruments Incorporated Method and apparatus for overlaying displayable information
US5099331A (en) * 1987-09-04 1992-03-24 Texas Instruments Incorporated Apparatus for overlaying a displayed image with a second image
US4961071A (en) * 1988-09-23 1990-10-02 Krooss John R Apparatus for receipt and display of raster scan imagery signals in relocatable windows on a video monitor
US5065368A (en) * 1989-05-16 1991-11-12 International Business Machines Corporation Video ram double buffer select control
CA2012798C (en) * 1989-06-16 1994-11-08 Michael William Ronald Bayley Digital image overlay system and method
US5150312A (en) * 1989-06-16 1992-09-22 International Business Machines Corporation Animation processor method and apparatus
US5245322A (en) * 1990-12-11 1993-09-14 International Business Machines Corporation Bus architecture for a multimedia system
EP0524362B1 (en) * 1991-07-24 2000-05-17 Texas Instruments France Display adapter
US5335322A (en) * 1992-03-31 1994-08-02 Vlsi Technology, Inc. Computer display system using system memory in place or dedicated display memory and method therefor
US5388208A (en) * 1992-12-04 1995-02-07 Honeywell Inc. Gerbil wheel memory
EP0647931B1 (en) * 1993-08-13 1999-03-10 Sun Microsystems, Inc. High speed method and apparatus for generating animation by means of a three-region frame buffer and associated region pointers
US5519825A (en) * 1993-11-16 1996-05-21 Sun Microsystems, Inc. Method and apparatus for NTSC display of full range animation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010164972A (ja) * 2009-01-16 2010-07-29 Samsung Electronics Co Ltd 画像ドローイング方法及び装置

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