JPH0484192A - 図形処理装置及び図形処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は文字や図形データを発生９表示あるいは印刷す
る図形処理装置に係り、特に表示用画素データを記憶す
るフレームバッファを主記憶装置内に一体化させた図形
処理装置及び文字や図形データを発生する図形処理方法
に関する。

〔従来の技術〕

文字や図形データを発生２表示する図形処理装置では、
表示画面の画素に対応するデータを記憶するフレームバ
ッファが用いられる。表示画面に安定した画像を表示す
るには、表示装置のラスク走査に同期して順次繰返して
プレームバッファからデータを読出す必要がある。この
表表示の機能能を実現するため一般に主記憶装置とは独
立のメモリとしてフレームバッファが用いられる。

従来の図形処理装置では、一般に図形発生はフレームバ
ッファに対してのみ行なっており、これを高速に実行す
るため汎用のｃｐｕ　（中央処理装置）とは別に専用の
図形処理プロセッサを用いることが行なわれていた。し
かるに、応用分野の多様化が進み、これに対応するため
汎用ＣＰＵがフレームバッファをアクセスする機能や専
用プロセッサが主記憶装置をアクセスする機能が必要と
なってきた。これを解決するものとして、特開昭６３−
９１７８７号公報には汎用ＣＰｔＪと専用プロセッサの
バスの接続を制御する機構に関する開示がある。

この方式は上記問題点を解決するものではあるが、構成
が複雑になり、バス接続機構を介したアクセスが特に低
速になるという問題があった。

一方、ダイナミックメモリを高速にアクセスする手法と
して、ページモード、ニブルモード、スティックカラム
モード、などの連続アクセス方式が知られている。これ
をフレームバッファに応用し、狭いバスを介して高速に
アクセスする手法について、特開平１−２６５３４８号
公報に記載されている。

また、フレームバッファに適した専用メモリとして、ラ
ンダムアクセスポートの他にシリアル呂カポートを合わ
せ持つ画像用デュアルポートメモリが知られており、特
開昭５９−１３１９７９号公報に開示がある。このメモ
リを用いると、表示用アクセスが短時間で済み、結果と
して描画（図形発生）性能を向上できる。しかしながら
、その後メモリの集積度が増大しても、一定の表示出力
を得るには一定の個数が必要になり、高集積化をメモリ
の低減に活かせないという問題が生じて来ている。

〔発明が解決しようとする課題〕

上記のように、従来例では、多様な応用に対応するため
には複雑でかつ速度低下を招くアクセス手法にたよらざ
るを得ないという問題がある。また、高速なフレームバ
ッファを得る画像用デュアルポートメモリは高集積化を
小型化に向けられないという問題が生じつつある。

このような問題を解決するべく、本発明の目的は、フレ
ームバッファと主記憶を一体化して単純な構成で高速か
つ標準のダイナミックメモリを用いてメモリの集積度を
効率良く活かせる図形処理装置及び図形処理方法を提供
することにある。

また、本発明の別の目的は、標準のダイナミックＲＡＭ
を用いて高集積かつ小型な構成でありながら高速な描画
を可能ならしめる図形処理装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明ではメモリのアクセス
に、行アドレスを指定した後回−行内の列アドレスの異
なるデータに対して連続アクセスする連続列アクセスを
用いると共に、プロセッサのアクセスとメモリのアクセ
スの間で一連のデータをバッファする手段を設けるよう
にし、主記憶にはプログラムやデータの他に表示用の画
像情報をも記憶するようにしたものである。

また、高速描画を達成するために、図形処理プロセッサ
を有すると共に、ダイナミックメモリの連続列アクセス
を行わせ、さらにその列アクセスの回数を可変にし、そ
の列アクセスデータを一時記憶するバッファ手段を設け
たものである。

〔作用〕

前記のバッファ手段は、プロセッサからのアクセスとそ
れよりスループットの高いメモリアクセスとの間のタイ
ミングのずれを吸収すると共に、空いたメモリアクセス
を表示用アクセメにふり向けることを可能ならしめたも
のである。

また、前記図形処理プロセッサでは、列アクセス回数を
可変ならしめて任意の長さのラスタデータに対する図形
処理を効率良く実行させるものである。

〔実施例〕

以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は、本発明の１実施例を示すもので、１〜複数個
のＣＰＵモジュール１，１〜複数個のメモリモジュール
２．高速Ｉ１０装置３．バスアダプタ４．ＤＡＣ（ＤＡ
コンバータ）５．ＣＲＴ６、から成る。ＣＰＵモジュー
ル１．メモリモジュール２．高速ｌ１０３及びバスアダ
プタ４は、６４ビット幅の高速システムバスを介して接
続されている。ＣＰＵモジュール１は演算処理を進める
ＣＰＵｌ０と外付けの大容量２次キャッシュ１１から成
る。ＣＰＵｌ０は１チツプのＬＳＩであり、１次キャッ
シュ１００．浮動小数点演算機構（図示しない）、メモ
リ管理ユニット（図示しない）、などを内蔵し、１００
ＭＩＰＳ　（１秒当り何百万命令を実行できるかの性能
指標）以上の性能を有するものが本実施例では用いられ
ている。本発明に係るメモリモジュール２は、メモリコ
ントローラ２０とフレームバッファ機能を内蔵したメイ
ンメモリ２１から成る。メモリコントローラ２ｏはデー
タをバンファリングするラスタバッファ２０００を内蔵
しており、メインメモリのアクセスを制御すると共に表
示データの出力を制御するものである。メインメモリ２
１は、以下では１６　Ｍｂｉｔ（４ＭｂｉｔＸ４）チッ
プを３２個用いる例を基に説明する。高速Ｉ１０装置３
は、高速のシステムバスに直結される各種工／○装置と
して、高速のネットワークコントローラ、高速ディスク
システム、などがある。バスアダプタ４は高速のシステ
ムバスと低速のＩ１０バスとを接続するアダプタであり
、低速のＩ１０バスには、プリンタ、キーボード。

マウス、ディスクなどの外部記憶、ネットワーク、など
のコントローラが接続される。ＤＡＣ５は、色コードの
変換を行なうカラーパレット及びディジタルのビデオ信
号からアナログのビデオ信号に変換するＤＡ変換器を内
蔵するものである。ＣＲＴ６はラスク走査型の表示装置
であり、本実施例では各種の解像度、各種表示色のもの
が接続できるが、以下では特に明言しない場合１２８０
Ｘ１０２４画素の表示を行なうものを前提に説明を進め
る。

また、本実施例では文字や図形の出力装置としてＣＲＴ
６を接続しているが、本発明が他の出力装置（例えば印
刷装置）に対しても同様に適用できることは言うまでも
ない。

第２図は、メモリのバス幅、スピードとバス転送速度の
関係を説明したものである。従来ダイナミンクメモリの
ランダムアクセスのサイクルタイムは一般に２００ｎｓ
〜４００ｎｓ程度が必要とされていた。例えば、２００
ｎｓのメモリサイクルで３２ビツトのバス幅とする２０
ＭＢ／Ｓバス転送速度が得られる。一方、表示の読出し
には、例えば１２８０Ｘ１０２４画素のデイスプレィに
同時２５６色の表示を行なう場合には、少なくとも約８
０ＭＢ／Ｓのスループットが必要である。

すなわち、従来の一般的なメモリ設計では、プロセッサ
がメモリにアクセスするスループットよりも表示に必要
なスループットがはるかに大きく、これが専用のフレー
ムバッファ装置が必要とされたゆえんである。しかるに
、第１図の実施例のごとく、プロセッサの性能が１００
ＭＩＰＳを超えるようなオーダになってくると、このプ
ロセッサを効率良く動作させるためには数百ＭＢ／Ｓの
スループットでメモリからプログラムやデータを供給で
きる能力が必要になって来る。すなわち、表示のメモリ
アクセスよりもプロセッサからのアクセスの方により高
いスループットが必然的に要求される。このことは十分
高速なメモリシステムを構築すれば、プロセッサのアク
セスの一部を表示に割り付けてやることができる可能性
があることを意味する。ちなみに、例えばメモリサイク
ルが２５ｎｓになれば６４ビツトのバス幅で３２０ＭＢ
／Ｓ、１２８ビツトのバス幅では６４０ＭＢ／Ｓの転送
レートを実現できることになる。

第３図は、高速システムバスの動作を説明するものであ
る。性能を上げるため、ｍ個のブロックを単位に転送し
ている。バスマスタからＡＳ（アドレスストローブ）の
立下りによってＡ／Ｄ　（アドレス／データ）バスにア
ドレスが供給されたことが示され転送サイクルが開始さ
れる。スレーブ側からＡＡ（アドレスアクルッジ）の立
下りで応答が返されると次いでデータの転送に移る。デ
ータの転送は、ＤＳ（データストローブ）とＤＡ（デー
タアクルツジ）の制御信号で制御される。

ＤＳとＤＡは立下りと立上りの両方のエツジがいずれも
意味を持っており、ＤＳはデータの存在を知らせＤＡは
それに対する応答ということになる。

このようにデータをブロックで転送することにより高速
化が図られ、例えば１回のデータ転送サイクルを２５ｎ
ｓとすると６４ビツトのシステムバスでピーク時３２０
ＭＢ／Ｓの転送レートを得られることになる。

第４図は高速のメモリアクセス手法を説明するもので、
ページモードによるリードサイクルを例にしている。Ｒ
ＡＳ　（ローアドレスストローブ）の立下りでアドレス
ライン上のＲＡ　（ローアドレス）がメモリ素子内部に
取込まれメモリセルからの１行分の読出しが開始される
。次いでＣＡＳ（カラムアドレスストローブ）の立下り
でアドレスラインのＣＡ（カラムアドレス）がメモリ素
子内部に取込まれ、ＲＡで指定された１行分のデータの
中のＣＡで指定されたデータがデータライン上に出力さ
れる。このあと、ＣＡを切換えＣＡＳの立下りで指示さ
れるごとに、同一行内の異なるデータが順次読出される
。このページモードはＣＡを与えるだけでアクセスでき
るため、通常のＲＡとＣＡの画法を毎回与えるランダム
アクセスに対して相当高速になる。この結果１例えばペ
ージモードサイクルタイムが２５ｎｓの場合には、１２
８ビツトのデータバス幅を持てば最大６４０ＭＢ／Ｓの
転送レートを得られることになる。

次いで第５図を用いて、本発明に係るメモリコントロー
ラ２０の内部構成を説明する。メモリコントローラ２０
は、システムバスインタフェース２００、レンダリング
プロセッサ２０２１表示コントローラ２０４．メモリバ
スインタフェース２０６、メモリ管理ユニット２０８を
内蔵する。

システムバスインタフェース２００はシステムバスとの
インタフェースを司る部分で、システムラスタバッファ
２０００．アクセスカウンタ２００１を有している。シ
ステムラスタバッファ２０００は、システムバスとメモ
リ間で転送されるデータを一時記憶するもので、本実施
例では２５６バイトの容量を有しており、この範囲内で
アクセスカウンタの指定する回数だけ転送を行なうもの
である。

特に本実施例では、システムバスよりもメモリバスのス
ループットが高く、この速度差を吸収するものとしてシ
ステムラスタバッファ２０００は必須のものである。ア
クセスカウンタ２００１はシステムバスまたはメモリバ
スからのアクセスに応してシステムラスタバッファ２０
００の入出力を制御するものであり、システムバスに対
するブロック転送の回数（最大３２回）としてキャッシ
ュのラインサイズで決まる最適値をあらかじめセットし
ておける。システムラスタバッファ２０００とアクセス
カウンタ２０ｏ１の部分はＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ
　Ｆｉｓｔ　０ｕｔ）で構成しても良い。レンダリング
プロセッサ２０２は図形発生を制御するもので、直線の
発生、水平線の塗りつぶしデータの発生、ＢＩＴＢＬＴ
　（ビットブロック転送）制御などの基本的な描画機能
を有する。なめらかな輝度補間を行なうシェーディング
処理や陰面消去のためのＺ比較機能も有する。表示コン
トローラ２０４はデイスプレィに対する表示を制御する
もので。

表示ラスタバッファＡ２０４０及び表示ラスタバッファ
Ｂ２０４１を内蔵している。画面の分解能や表示色数の
異なる各種のデイスプレィに対応し得るようプログラマ
ブルな機能を有しており、デイスプレィに合わせた同期
信号発生や表示データの読出しを行なう。表示ラスタバ
ッファＡ　２０４０及び同Ｂ２０４１はそれぞれ６にバ
イトの容量を有しており、１画素当りＲ，Ｇ、Ｂ、各８
ビツトのデータを２０４８画素分記憶できる。すなわち
２系統のバッファはそれぞれ１ラスク分の表示データを
記憶できるので、１ラスクの表示期間中に一方を表示に
用い、もう一方には次のラスタデータを読出しておき、
交替バッファとして用いる。本実施例では、表示装置の
１ラスク分のデータ後持たせるようにしているが、容量
が小さい場合にはラスタの部分データ単位で切り換える
ようにしても良い。ただし、その場合には表示データの
読出しアクセスが表示期間内に集中し帰線期間には行な
えないため、表示期間と帰線期間でシステムバスへの負
荷バランスが異なるという問題が生じる。

すなわち表示ラスタバッファに１ラスク分のデータを記
憶できれば、表示データの読出しアクセスを表示期間と
水平の帰線期間を含む期間に分散させることかできる。

これらの表示ラスタバッファの機能はＦＩＦＯで置き換
えることもできる。メモリバスインタフェース２０６は
メモリとのインタフェースを司る部分で、ダイナミック
ＲＡＭ用のアドレスのマルチプレクスやメモリ制御信号
の発生を行う。メモリ管理ユニット２０８は、ＣＰＵｌ
０に内蔵のものと同一のアドレス変換を行なうもので、
レンダリングプロセッサ２０２や表示コントローラ２０
４から与えられる仮想アドレスを物理アドレスに変換す
る。システムバスから与えられる物理アドレスはそのま
まメモリバス側に送出する。本メモリ管理ユニット２０
８を持たない実施例の場合には、レンダリングプロセッ
サ２０２や表示コントローラ２０４では物理アドレスを
用いてアドレス管理することになる。また、表示アドレ
スは表示画面との同期の問題があるため物理アドレスと
し、レンダリングプロセッサ２０２では論理アドレス管
理とするような実施例も可能である。

第６図はメインメモリ２１の論理的なイメージを示す。

本実施例ではメインメモリ２１はハードウェアとしては
単一のメモリ空間であり、このメモリを論理的にどう扱
うかはソフトウェア次第であり、種々の柔軟な構成が可
能である。第６図（ａ）はＣＰＵからアクセスする際の
イメージを示し、６４ビツトのデータ幅を持つリニアな
空間である。このうちの３２にバイト単位の領域内では
行アドレスが同じでページモードアクセスできる。第６
図（ｂ）は２５６色表示に用いる８　ｂｉｔ／ｐｉｘｅ
ｌでのフレームバッファとしてのイメージを示す。横幅
は図では２０４８画素としているが、異なる構成も可能
である。この例では横２０４８×縦１６画素の領域内で
はページモードアクセスが可能である。第６図（ｃ）は
同様にＲ，Ｇ、Ｂ。

α（半透明表現に用いる係数データ）各８ビツトから成
る３　２　ｂｉｔ／　ｐｉｘｅｌのフレームバッファと
しての例である。この場合には横２０４８Ｘ縦４画素の
領域がページモードアクセス可能な範囲となる。上記の
他にも種々の構成が可能で、例えば３２ビツトのＺ値を
持つ２プレーンは第６図（ｃ）と同様のイメージで扱え
る。また、このメインメモリ２１は上記のような各種の
データを混在して記憶でき、柔軟な応用が可能である。

第７図は、表示コントローラ２０４内の優先制御機構の
構成を示し、ロードカウンタ２０４２゜表示カウンタ２
０４３．優先制御回路２０４４から成る。ロードカウン
タ２０４２は表示データの読み出しを行っている表示ラ
スタバッファ（Ａ２０４０またはＢ２０４１のいずれか
）の動作を管理するものである。表示カウンタ２０４３
はもう一方の表示中のラスタバッファの進行を管理する
ものである。表示ラスタバッファはデイスプレィに同期
して動作するため、表示データの読出しは表示中のラス
タバッファの処理が完了するまでに終えなければならな
い。このため優先制御回路２０４４は残された時間が残
りの表示データ読出しに十分か否かを判定する。すなわ
ち、ロードカウンタ２０４２と表示カウンタ２０４３の
情報から、残り時間比較器２０４Ｓにて残りの表示読出
しに必要な時間と表示中の表示ラスタバッファの残り動
作時間とを比較し、読出しに十分な時間がある場合は表
示アクセスの優先度を下げ、残り時間が少なくなると表
示アクセスの優先度を上げるための優先制御信号を発生
する。

第８図は、各部の動作の流れを示す。通常のアクセス優
先順位は、■システムバス、■レンダリングプロセッサ
、■表示アクセス、の順であるが、表示優先の状態では
■表示アクセス、■システムバス、■レンダリングプロ
セッサ、の順となる。

メモリアクセスの内、ｘｉ　Ｓ　ｐｐはシステムバスに
よるアクセスを、′Ｒ″はレンダリングプロセッサのア
クセスを、′Ｄ”は表示アクセスを示す。メモリアクセ
スのそれぞれの箱は一連のページモードアクセスを示す
。システムバスからの読出しアクセスはメモリからのデ
ータをシステムラスタバッファ２０００を介して読出す
。メモリアクセスの方がシステムバスよりも速いため、
システムラスタバッファ２０００に一時記憶しておき順
次システムバス側に出力する。システムバスからの書込
みアクセスは、システムラスタバッファ２０００に蓄え
た後、メモリに書込む。表示ラスタバッファＡ２０４０
及びＢ２０４１は、水平走査に同期して交替で表示に用
いられている。レンダリングプロセッサ２０２によるア
クセスはシステムバスよりも優先順位が低いため、シス
テムバスアクセスで使用中はウェイト（ＷＡＩＴ）が入
る。システムバスアクセスとレンダリングプロセッサの
アクセスが集中すると表示アクセスが１ラスタ時間の後
ろの方に追いやられることになり、この状態で残り時間
が短くなると表示優先に切換わり１強制的に表示アクセ
スが実行される。このような場合にはシステムバスのア
クセスにウェイト（ＷＡＩＴ）が入る場合もある。

第９図は、レンダリングプロセッサ２０２の構成を示す
。ＤＤＡ回路２０２０．Ｚラスタバッファ２０２１．Ｚ
比較器２０２２．ソースラスタバッファ２０２３．パタ
ーンラスタバッファ２０２４　。

デスティネーションラスタバッファ２０２５．ラスタ演
算器２０２６から成る。ＤＤＡ回路２０２０は、直線発
生時の座標発生、輝度補間の際のＲ，Ｇ。

Ｂの各輝度の算出、Ｚ値の補間による算出を行ない、画
素ごとのアドレスを発生する。Ｚラスタバッファ２０２
１はメモリから読出されたＺ値の一連のラスタ（水平に
連続する複数画素またはその複数のグループ）データを
記憶するもので、指定された任意長のラスタに対応する
Ｚ値を記憶する。

２比較器２０２２はＺラスタバッファ２０２１のデータ
とＤＤＡ回路で補間発生されたＺ値を順次比較するもの
で、比較結果はパターンラスタバッファ２０２４に記憶
される。ソースラスタバッファ２０２３はＢＩＴＢＬＴ
演算のソースの任意長のラスタデータを記憶する。直線
発生の場合は、描画線種情報や描画情報を記憶する。シ
ェーディング演算の場合はＤＤＡ回路２０２０で発生さ
れる輝度値を記憶する。パターンラスタバッファ２０２
４はＢＩＴＢＬＴ演算のパターンのラスタデータや陰面
消去時にＺ比較器から出力されるマスクデータなどを記
憶する。デスティネーションラスタバッファ２０２５は
ＢＩＴＢＬＴにおけるデスティネーションの読出しデー
タを一時記憶する。ラスタ演算器２０２６は所定の演算
モードに従って各種論理演算やカラー演算などのＢＩＴ
ＢＬＴ演算を実行する部分である。

本実施例では任意のラスタデータを記憶する各ラスタバ
ッファを設けることにより、メモリにはラスタブロック
単位で高速にページモードアクセスして大量のデータ処
理を高速に実行する点に特徴がある。

第１０図は、いくつかの処理例についてメモリアクセス
の手順を示したものである。第１０図において１つの箱
はページモードアクセスし得るラスタブロックに対する
一連のアクセスを示す。実際のメモリアクセス時には、
システムバスアクセスや表示アクセスがこの間に入って
くるよう場合はウェイトが入ると共に複数のページモー
ドアクセスのグループに分割されて実行される。第１０
図（ａ）の２オペランドＢＩＴＢＬＴではソース、デス
ティネーションの読出しに続いてデスティネーションの
書込みを実行する。第１０図（ｂ）は第１０図（、）に
対してパターンラスタデータの読出しが加わる点が異な
る。第１０図（ｃ、）は直線発生の場合で、一連のラス
タブロック単位ごとに書込みを実行する。例えば第６図
（ｂ）のメモリ構成であれば、水平直線は１回のラスタ
ブロック書込みで実行し得る。垂直直線の場合には１６
画素ごとにラスタブロックが異なり、その単位で書込み
が可能になる。ただし、これらのアクセスの単位は、そ
れぞれのラスタバッファが３２ＫＢよりも小さな場合に
はその大きさの制約を受けるのは言うまでもない。ラス
タバッファの容量が小さい場合には、ラスタデータと共
にカラムアドレスをも記憶させる方法や、ラスタブロッ
クの形状を横長、方形等選択し得るようにすればメモリ
アクセスの効率をそれぞれの場合に応じて上げることが
できる。第１０図（ｄ）はシェーディングの場合で、２
ラスタ読出しの後デスティネーションデータの書込みが
行なわれる。デスティネーションデータに対して演算が
指定された場合など、デスティネーション書込みの前に
デスティネーション読出しが入る場合もある。

このように本実施例では第９図に示したレンダリングプ
ロセッサによって、ページモードアクセスと組合せて高
速に描画実行できるという効果がある。なお、本実施例
は標準のダイナミックメモリを用いる構成としているが
、第９図の構成はそれとの組合せが必然なわけではなく
、例えば画像用デュアルポートメモリと組合せても良い
ものである。本実施例の構成であればメモリを小型化で
き、画像用デュアルポートメモリを用いる場合は表示ア
クセスによる性能低下が少ないといった効果がそれぞれ
ある。また本実施例ではページモードアクセスを例に説
明したが、類似の他のモードにプルモードやスタティッ
クカラムモード）でも同様に説明できることは言うまで
もない。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、フレーム
バッファとメインメモリを一体化できるため高速であり
ながら単純で小型な構成とすることができる。例えば、
１６Ｍビットのメモリ素子を３２〜６４個用いて、１０
０ＭＩＰＳ以上のプロセッサを効率良く動かせると同時
に１２８０ｘ１０２４画素で１６００万色（Ｒ，Ｇ、Ｂ
、各８ビツト）の表示に適用することができる。

また、本発明によればシステムバスアクセス（演算処理
手段によるアクセス）と表示アクセス（表示制御手段に
よるアクセス）とをその優先順位に従って優先制御する
ことが可能となり、メモリアクセスの無駄を無くすこと
が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例であるシステムの構成を示す
図、第２図はバス転送速度の説明図、第３図はシステム
バスの説明図、第４図はメモリバスの説明図、第５図は
第１図におけるメモリコントローラの内部構成を示す図
、第６図はメモリ空間の説明図、第７図は第５図におけ
る表示コントローラ内の優先制御機構を説明する図、第
８図はメモリアクセスの動作説明図、第９図は第５図に
おけるレンダリングプロセッサの内部構成を示す図、第
１０図は描画処理における動作説明図である。 ２０・・メモリコントローラ、２１・・・メインメモリ
、２０２・・レンダリングプロセッサ、２０００・シス
テムラスタバッファ、２０２１・・・Ｚラスタバッファ
、２０２３・・・ソースラスタバッファ、２０２４パタ
ーンラスタバツフア、２０２５・・・デスティネーショ
ンラスタバッファ。 代理人　弁理士　小川勝馬−で、 シ′　− 第 図 パス幅 メモリモジュール メモリモジュール 第 図 Ｘ λ 第 図 第 図 （ａ） ２オペランドＢ　Ｉ　ＴＢＬＴ （ｂ） ３オペランドＢ　Ｉ　ＴＢＬＴ （Ｃ）直線発生 メモリアドレス

Claims (1)

1. 【特許請求の範囲】 １、演算処理を実行する演算処理手段と、 表示データを表示する表示手段と、 少なくとも前記演算処理手段の動作に必要なプログラム
   及び前記演算手段により生成された前記表示データを記
   憶する記憶手段と、 少なくとも前記記憶手段に記憶された表示データを読み
   出し前記表示手段に出力する機能を有する表示制御手段
   と、 前記記憶手段に対する前記演算処理手段からのアクセス
   と前記表示制御手段からのアクセスとの優先順位を制御
   する優先制御手段とから成ることを特徴とする図形処理
   装置。 ２、演算処理を実行する演算処理手段と、 表示データを表示する表示手段と、 少なくとも、前記演算処理手段による演算処理実行のた
   めのプログラムおよび前記表示データを記憶するメモリ
   と、 前記メモリに記憶された表示データを前記表示手段に出
   力するメモリ制御手段とを有し、前記メモリに対して、
   行アドレスを指定した後、当該指定された行内の列アド
   レスの異なるデータに対して連続してアクセスすること
   を特徴とする図形処理装置。 ３、特許請求の範囲第２項において、 前記メモリに記憶される表示データは、少なくとも前記
   表示手段の表示容量以上であることを特徴とする図形処
   理装置。 ４、特許請求の範囲第３項において、 前記メモリ制御手段は、前記演算処理手段が連続列アク
   セスした一連のデータを一時保持するバッファ手段を有
   することを特徴とする図形処理装置。 ５、特許請求の範囲第４項において、 前記連続列アクセスの回数を可変としたことを特徴とす
   る図形処理装置。 ６、特許請求の範囲第２項又は第３項のうちの何れかに
   おいて、 前記メモリ制御手段は、前記表示手段に出力するための
   連続列アクセスした一連のデータを一時保持するバッフ
   ァ手段を有することを特徴とする図形処理装置。 ７、特許請求の範囲第６項において、 前記バッファ手段は、前記表示手段に出力するための連
   続列アクセスした一連のデータを一時保持する複数のバ
   ッファから構成され、当該複数のバッファが並列に接続
   されていることを特徴とする図形処理装置。 ８、図形データの発生を制御するレンダリングプロセッ
   サと、 前記レンダリングプロセッサによる図形データを記憶す
   るダイナミックメモリと、 前記ダイナミックメモリに記憶された図形データを表示
   する表示装置とを有し、 前記ダイナミックメモリに対して行アドレスを指定した
   後、当該指定された行内の列アドレスの異なるデータに
   連続列アクセスを実行し、且つ当該連続列アクセスの回
   数を可能としたことを特徴とする図形処理装置。 ９、演算処理を実行する処理手段と、 前記演算手段により処理されたデータを出力する出力手
   段と、 少なくとも、前記処理手段による演算処理実行のための
   プログラムおよび前記処理されたデータを記憶するメモ
   リと、 少なくとも前記記憶手段に記憶されたデータを前記出力
   手段に転送する機能を有するメモリ制御手段とを有し、 前記記憶手段に対して、行アドレスを指定した後、当該
   指定された行内の異なる列アドレスの異なるデータに対
   して連続してアクセスすることを特徴とする図形処理装
   置。 １０、表示装置に表示させる表示データを演算処理によ
   り生成し記憶し、この記憶された表示データを表示装置
   に出力する図形処理方法において、演算処理のためのメ
   モリへのアクセスと表示のためのメモリへのアクセスを
   所定の優先順位に従つて実行することを特徴とする図形
   処理方法。 １１、特許請求の範囲第１０項において、少なくとも、
   前記演算処理のためのメモリへのアクセスタイムと表示
   のためのアクセスタイムを可変長として実行することを
   特徴とする図形処理方法。