JPH07182158A - 中央演算処理装置 - Google Patents
中央演算処理装置Info
- Publication number
- JPH07182158A JPH07182158A JP5323813A JP32381393A JPH07182158A JP H07182158 A JPH07182158 A JP H07182158A JP 5323813 A JP5323813 A JP 5323813A JP 32381393 A JP32381393 A JP 32381393A JP H07182158 A JPH07182158 A JP H07182158A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- signal
- program counter
- processing unit
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/323—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for indirect branch instructions
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 マイクロプログラムの実行時間が短く、マイ
クロプログラムの負担を軽減することができるＣＰＵを
提供する。 【構成】 インストラクションレジスタ３と、タイミン
グコントロールユニット４と、データパス２と、デコー
ダ１とを有するＣＰＵにおいて、内部データバスからプ
ログラム・カウンタへのデータ供給を指示するＰＣ入力
信号、次の命令等への移行を指示する指示信号及びプロ
グラム・カウンタ値のモニタ信号が供給され上記ＰＣ入
力信号及び上記モニタ信号に基づき上記指示信号の送出
を制御するネクストイネーブル手段５を備えた。
クロプログラムの負担を軽減することができるＣＰＵを
提供する。 【構成】 インストラクションレジスタ３と、タイミン
グコントロールユニット４と、データパス２と、デコー
ダ１とを有するＣＰＵにおいて、内部データバスからプ
ログラム・カウンタへのデータ供給を指示するＰＣ入力
信号、次の命令等への移行を指示する指示信号及びプロ
グラム・カウンタ値のモニタ信号が供給され上記ＰＣ入
力信号及び上記モニタ信号に基づき上記指示信号の送出
を制御するネクストイネーブル手段５を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、アドレスに分岐先とし
ては禁止された領域を持ち、このアドレスに分岐しよう
としたとき直ちに例外処理に移行する機能を有する中央
演算処理装置に関する。
ては禁止された領域を持ち、このアドレスに分岐しよう
としたとき直ちに例外処理に移行する機能を有する中央
演算処理装置に関する。
【０００２】
【従来の技術】中央演算処理装置（以下、ＣＰＵと記
す）は、記憶装置（以下、メモリと記す）に格納された
プログラムとして構成される命令群より、順次命令を読
み込み実行する。通常、メモリには、８ビットから構成
される１バイト分のデータにつき一つの番地（以下、ア
ドレスと記す）が与えられる。 ＣＰＵが、メモリとの
データ転送経路としてのデータバスを１６ビット長で持
つ場合、一度に２バイトのデータまたは命令をアクセス
できる。従ってそのときＣＰＵは、メモリの二つのアド
レスを指定することになるが、一般的にＣＰＵは、アド
レスを指定するためのアドレスバスを１通りしか持た
ず、１通りのアドレスバスの内容で、アドレスバスの最
下位ビットのデータが“０”の場合のアドレスと、
“１”の場合のアドレスという２バイト連続するアドレ
スを指定する。従ってアクセスする２バイトは、偶数ア
ドレスから始まる連続する２バイトであり、ＣＰＵの指
定するアドレスは、偶然アドレスである。同様に２バイ
トをアクセスする場合でも、奇数アドレスから始まる２
バイトの場合は、下位側の奇数アドレスと、上位側の偶
数アドレスを同時にアクセスできないため、２度に分け
てアクセスするので、時間的な効率が低下してしまう。
このように、２バイトにまたがるデータまたは命令は、
偶数アドレスに配置した方が効率的となる。
す）は、記憶装置（以下、メモリと記す）に格納された
プログラムとして構成される命令群より、順次命令を読
み込み実行する。通常、メモリには、８ビットから構成
される１バイト分のデータにつき一つの番地（以下、ア
ドレスと記す）が与えられる。 ＣＰＵが、メモリとの
データ転送経路としてのデータバスを１６ビット長で持
つ場合、一度に２バイトのデータまたは命令をアクセス
できる。従ってそのときＣＰＵは、メモリの二つのアド
レスを指定することになるが、一般的にＣＰＵは、アド
レスを指定するためのアドレスバスを１通りしか持た
ず、１通りのアドレスバスの内容で、アドレスバスの最
下位ビットのデータが“０”の場合のアドレスと、
“１”の場合のアドレスという２バイト連続するアドレ
スを指定する。従ってアクセスする２バイトは、偶数ア
ドレスから始まる連続する２バイトであり、ＣＰＵの指
定するアドレスは、偶然アドレスである。同様に２バイ
トをアクセスする場合でも、奇数アドレスから始まる２
バイトの場合は、下位側の奇数アドレスと、上位側の偶
数アドレスを同時にアクセスできないため、２度に分け
てアクセスするので、時間的な効率が低下してしまう。
このように、２バイトにまたがるデータまたは命令は、
偶数アドレスに配置した方が効率的となる。
【０００３】１６ビットのデータバス幅を持つＣＰＵの
命令コード長が、１６ビットである場合、２バイト同時
に命令をリードできるように、プログラム中の命令の配
置を、必ず偶数アドレスにするよう制限を設けているＣ
ＰＵがある。これはモトローラ社のＣＰＵ６８０００に
も見られる一般的な手法である。この制限を偶数アライ
メント制限と呼ぶ。この偶数アライメント制限を採用す
るＣＰＵが実行する命令は、必ず偶数アドレスから命令
を読み込むので、実行する命令のアドレスを示すプログ
ラム・カウンタは、常に偶数である。もし、分岐命令な
どでプログラム・カウンタを更新するときに、更新値が
奇数であれば、例外処理として例外処理ルーチンへジャ
ンプする手続きを実行する。このような例外処理を行う
のは、プログラム・カウンタを奇数のアドレスで更新し
ようとした場合であるので、プログラム・カウンタを更
新するときには、必ず更新値が偶数か奇数かのチェック
が必要となる。ＣＰＵの動作をコントロールするマイク
ロプログラムには、プログラム・カウンタを更新する全
ての場合において、更新値が奇数であるかをチェック
し、奇数なら例外処理の手続きをするマイクロプログラ
ム中のルーチンへ分岐し、偶数ならそのまま次に実行を
移すよう記述する必要がある。
命令コード長が、１６ビットである場合、２バイト同時
に命令をリードできるように、プログラム中の命令の配
置を、必ず偶数アドレスにするよう制限を設けているＣ
ＰＵがある。これはモトローラ社のＣＰＵ６８０００に
も見られる一般的な手法である。この制限を偶数アライ
メント制限と呼ぶ。この偶数アライメント制限を採用す
るＣＰＵが実行する命令は、必ず偶数アドレスから命令
を読み込むので、実行する命令のアドレスを示すプログ
ラム・カウンタは、常に偶数である。もし、分岐命令な
どでプログラム・カウンタを更新するときに、更新値が
奇数であれば、例外処理として例外処理ルーチンへジャ
ンプする手続きを実行する。このような例外処理を行う
のは、プログラム・カウンタを奇数のアドレスで更新し
ようとした場合であるので、プログラム・カウンタを更
新するときには、必ず更新値が偶数か奇数かのチェック
が必要となる。ＣＰＵの動作をコントロールするマイク
ロプログラムには、プログラム・カウンタを更新する全
ての場合において、更新値が奇数であるかをチェック
し、奇数なら例外処理の手続きをするマイクロプログラ
ム中のルーチンへ分岐し、偶数ならそのまま次に実行を
移すよう記述する必要がある。
【０００４】又、他のＣＰＵにおいて、アドレスの最上
位ビットのデータの“０”または“１”で区別すること
でＣＰＵのアクセスできる全アドレス空間を半分にす
る。そしてこのように半分になったアドレス空間（以
下、半空間と記す）に対して、複数の動作モードのうち
一部の動作モードではどちらか一方の半空間にプログラ
ム・ジャンプできないという制限を付けることができ
る。このような制限を付けたときジャンプできない半空
間にジャンプしようとしたときは、例外処理を発生す
る。従って制限を受ける動作モードで命令を実行中に、
プログラム・カウンタを更新しようとするときには、更
新値の最上位ビットを参照し、許可されている半空間か
否かのチェックが必要となる。よってＣＰＵの動作をコ
ントロールするマイクロプログラムには、プログラム・
カウンタを更新する全ての場合において、更新値が許可
された半空間であるかをチェックし、許可されていない
半空間なら例外処理の手続きをするマイクロプログラム
中のルーチンへ分岐し、許可されている半空間ならその
まま次に実行を移すよう記述する必要がある。
位ビットのデータの“０”または“１”で区別すること
でＣＰＵのアクセスできる全アドレス空間を半分にす
る。そしてこのように半分になったアドレス空間（以
下、半空間と記す）に対して、複数の動作モードのうち
一部の動作モードではどちらか一方の半空間にプログラ
ム・ジャンプできないという制限を付けることができ
る。このような制限を付けたときジャンプできない半空
間にジャンプしようとしたときは、例外処理を発生す
る。従って制限を受ける動作モードで命令を実行中に、
プログラム・カウンタを更新しようとするときには、更
新値の最上位ビットを参照し、許可されている半空間か
否かのチェックが必要となる。よってＣＰＵの動作をコ
ントロールするマイクロプログラムには、プログラム・
カウンタを更新する全ての場合において、更新値が許可
された半空間であるかをチェックし、許可されていない
半空間なら例外処理の手続きをするマイクロプログラム
中のルーチンへ分岐し、許可されている半空間ならその
まま次に実行を移すよう記述する必要がある。
【０００５】さらに又、上記の半空間によるアドレス空
間の制御より、さらに発展させた制御方法として、任意
の値をセットできるレジスタを持ち、その内容とプログ
ラム・カウンタの内容とを常に比較し、条件を満たさな
い場合（もしくは、満たす場合）、例外発生の処理を行
い、それ以外は通常の動作を行うという機能を持つＣＰ
Ｕがある。この場合も、ＣＰＵの動作をコントロールす
るマイクロプログラムには、プログラム・カウンタを更
新する全ての場合において、更新値が前述のレジスタに
格納された比較値との比較で、条件を満足するか否かを
チェックし、満足（あるいは不満足）なら例外処理の手
続きをするマイクロプログラム中のルーチンへ分岐し、
不満足（あるいは満足）ならそのまま次に実行を移すよ
う記述する必要がある。
間の制御より、さらに発展させた制御方法として、任意
の値をセットできるレジスタを持ち、その内容とプログ
ラム・カウンタの内容とを常に比較し、条件を満たさな
い場合（もしくは、満たす場合）、例外発生の処理を行
い、それ以外は通常の動作を行うという機能を持つＣＰ
Ｕがある。この場合も、ＣＰＵの動作をコントロールす
るマイクロプログラムには、プログラム・カウンタを更
新する全ての場合において、更新値が前述のレジスタに
格納された比較値との比較で、条件を満足するか否かを
チェックし、満足（あるいは不満足）なら例外処理の手
続きをするマイクロプログラム中のルーチンへ分岐し、
不満足（あるいは満足）ならそのまま次に実行を移すよ
う記述する必要がある。
【０００６】上述したような従来のＣＰＵにおける構成
を図を参照し以下に説明する。図７は、従来のＣＰＵに
おける内部動作を説明するための図である。デコーダ
（以下、ＤＥＣと記す）１は、ＣＰＵのメインのコント
ロール部で、インストラクション・レジスタ（以下、Ｉ
Ｒと記す）３及びタイミング・コントロール・ユニット
（以下、ＴＣＵと記す）４の出力側に接続される。又、
ＤＥＣ１の出力側は、データの演算や一時記憶などを行
なう実行部（データパスともいう。以下、ＤＰと記す）
２、ＩＲ３及びＴＣＵ４の入力側に接続される。このよ
うなＤＥＣ１は、ＩＲ３より命令コードの情報の供給を
受け、又、ＴＣＵ４よりステップの情報の供給を受け、
ＤＥＣ内部のマイクロプログラムを参照して、ＤＰ２へ
のコントロール信号１０１と、ＩＲ３へのコントロール
信号１０２と、ＴＣＵ４へのコントロール信号１０３を
送出する。
を図を参照し以下に説明する。図７は、従来のＣＰＵに
おける内部動作を説明するための図である。デコーダ
（以下、ＤＥＣと記す）１は、ＣＰＵのメインのコント
ロール部で、インストラクション・レジスタ（以下、Ｉ
Ｒと記す）３及びタイミング・コントロール・ユニット
（以下、ＴＣＵと記す）４の出力側に接続される。又、
ＤＥＣ１の出力側は、データの演算や一時記憶などを行
なう実行部（データパスともいう。以下、ＤＰと記す）
２、ＩＲ３及びＴＣＵ４の入力側に接続される。このよ
うなＤＥＣ１は、ＩＲ３より命令コードの情報の供給を
受け、又、ＴＣＵ４よりステップの情報の供給を受け、
ＤＥＣ内部のマイクロプログラムを参照して、ＤＰ２へ
のコントロール信号１０１と、ＩＲ３へのコントロール
信号１０２と、ＴＣＵ４へのコントロール信号１０３を
送出する。
【０００７】ＤＰ２はプログラム・カウンタも有し、奇
数のプログラム・カウンタ値がプログラム・カウンタに
セットされると、モニタ信号２０１にてＤＥＣ１にその
旨を知らせている。ＩＲ３は、命令コードを記憶してお
りＤＥＣ１へ信号線３０１を経て上記命令コードを送出
する。またコントロール信号１０２の指示により次の命
令コードへの更新を行う。次の命令コードに更新するの
は、現在実行している命令が終了したときであり、その
タイミングは、ＤＥＣ１がコントロール信号１０２を経
て伝える。
数のプログラム・カウンタ値がプログラム・カウンタに
セットされると、モニタ信号２０１にてＤＥＣ１にその
旨を知らせている。ＩＲ３は、命令コードを記憶してお
りＤＥＣ１へ信号線３０１を経て上記命令コードを送出
する。またコントロール信号１０２の指示により次の命
令コードへの更新を行う。次の命令コードに更新するの
は、現在実行している命令が終了したときであり、その
タイミングは、ＤＥＣ１がコントロール信号１０２を経
て伝える。
【０００８】ＴＣＵ４は、命令の実行ステップをコント
ロールする装置で、ＤＥＣ１に命令処理のステップをタ
イミング信号４０１により伝える。ＴＣＵ４は、命令の
最初のステップを“０”として、順次カウントするが、
マイクロプログラムの都合により、任意のカウント値に
することが可能である。その指示は、コントロール信号
１０３によりＤＥＣ１からＴＣＵ４へ伝えられる。実行
中の命令が終了したとき、コントロール信号１０３の指
示により、カウンタの値を“０”にセットする。
ロールする装置で、ＤＥＣ１に命令処理のステップをタ
イミング信号４０１により伝える。ＴＣＵ４は、命令の
最初のステップを“０”として、順次カウントするが、
マイクロプログラムの都合により、任意のカウント値に
することが可能である。その指示は、コントロール信号
１０３によりＤＥＣ１からＴＣＵ４へ伝えられる。実行
中の命令が終了したとき、コントロール信号１０３の指
示により、カウンタの値を“０”にセットする。
【０００９】次に、図７に示すＣＰＵの動作のタイミン
グを図８を参照し説明する。図８の（ａ）に示すタイミ
ング波形は、ＤＥＣ１での命令コードのデコードのタイ
ミングを示す。図８の（ｂ）に示すタイミング波形は、
ＤＥＣ１の出力、つまりコントロール信号１０１のタイ
ミングを示す。図８の（ｃ）に示すタイミング波形は、
ＤＰ２の動作のタイミングを示す。ＤＰ２は、ＤＥＣ１
によりコントロールされるため、タイミングは、ＤＥＣ
１の出力信号におけるタイミングと同じである。
グを図８を参照し説明する。図８の（ａ）に示すタイミ
ング波形は、ＤＥＣ１での命令コードのデコードのタイ
ミングを示す。図８の（ｂ）に示すタイミング波形は、
ＤＥＣ１の出力、つまりコントロール信号１０１のタイ
ミングを示す。図８の（ｃ）に示すタイミング波形は、
ＤＰ２の動作のタイミングを示す。ＤＰ２は、ＤＥＣ１
によりコントロールされるため、タイミングは、ＤＥＣ
１の出力信号におけるタイミングと同じである。
【００１０】図８を用いて、プログラム・カウンタの更
新のタイミングを説明する。図８の（ａ）に示すタイミ
ング波形１１のタイミングで、ＣＰＵ内部にてデータの
転送に使用するバスである内部データバス（不図示）か
らプログラム・カウンタへジャンプ先のアドレスを格納
するようマイクロプログラムに記述がある場合、ＤＥＣ
１は、タイミング波形１１のタイミングにてデコードを
行い、その結果をタイミング波形２１に示すタイミング
にて出力する。尚、このようにして送出されるコントロ
ール信号を“ＤＢ ＰＣ”と呼ぶことにする。タイミン
グ波形２１で送出されたコントロール信号“ＤＢ Ｐ
Ｃ”に従って、ＤＰ２は上記内部データバスに存在する
ジャンプ先のアドレスをＰＣに取り込む。ＤＰ２は、こ
こで取り込まれたジャンプ先が奇数か偶数かをモニタ信
号２０１を使ってＤＥＣ１に知らせる。ＤＥＣ１は、こ
の結果によって、その後マイクロプログラムが正常なジ
ャンプとして命令を終了するか、奇数アドレス例外処理
とするかをどちらかに分岐する。
新のタイミングを説明する。図８の（ａ）に示すタイミ
ング波形１１のタイミングで、ＣＰＵ内部にてデータの
転送に使用するバスである内部データバス（不図示）か
らプログラム・カウンタへジャンプ先のアドレスを格納
するようマイクロプログラムに記述がある場合、ＤＥＣ
１は、タイミング波形１１のタイミングにてデコードを
行い、その結果をタイミング波形２１に示すタイミング
にて出力する。尚、このようにして送出されるコントロ
ール信号を“ＤＢ ＰＣ”と呼ぶことにする。タイミン
グ波形２１で送出されたコントロール信号“ＤＢ Ｐ
Ｃ”に従って、ＤＰ２は上記内部データバスに存在する
ジャンプ先のアドレスをＰＣに取り込む。ＤＰ２は、こ
こで取り込まれたジャンプ先が奇数か偶数かをモニタ信
号２０１を使ってＤＥＣ１に知らせる。ＤＥＣ１は、こ
の結果によって、その後マイクロプログラムが正常なジ
ャンプとして命令を終了するか、奇数アドレス例外処理
とするかをどちらかに分岐する。
【００１１】図８にてタイミング波形３１におけるタイ
ミングにてＤＰ２が送出する情報を反映できるのは、タ
イミング波形１３におけるタイミングのデコードが最も
早いので、タイミング波形１３に示すタイミングにて正
常終了の場合と例外発生の場合の２通りのマイクロプロ
グラムが存在する。正常終了のときは、タイミング波形
１３のタイミングでＩＲ３に次の命令コードに更新する
よう指示し、ＴＣＵ４にカウントの値に“０”をセット
するよう指示する。このように正常終了のときの動作
は、タイミング波形１４から次の命令のデコードを始め
るために、タイミング波形１３のタイミングにて行なわ
れる。そして、タイミング波形１４に示すタイミングか
らは、次の命令に移る。従って、タイミング波形１１で
コントロール信号“ＤＢ ＰＣ”をデコードしてから、
タイミング波形１４で次の命令に移るのが、最速の場合
ということになる。
ミングにてＤＰ２が送出する情報を反映できるのは、タ
イミング波形１３におけるタイミングのデコードが最も
早いので、タイミング波形１３に示すタイミングにて正
常終了の場合と例外発生の場合の２通りのマイクロプロ
グラムが存在する。正常終了のときは、タイミング波形
１３のタイミングでＩＲ３に次の命令コードに更新する
よう指示し、ＴＣＵ４にカウントの値に“０”をセット
するよう指示する。このように正常終了のときの動作
は、タイミング波形１４から次の命令のデコードを始め
るために、タイミング波形１３のタイミングにて行なわ
れる。そして、タイミング波形１４に示すタイミングか
らは、次の命令に移る。従って、タイミング波形１１で
コントロール信号“ＤＢ ＰＣ”をデコードしてから、
タイミング波形１４で次の命令に移るのが、最速の場合
ということになる。
【００１２】
【発明が解決しようとする課題】上述のように、従来、
プログラム・カウンタを更新する全ての場合で、奇数か
否かの判定を行っているため、更新値が偶数である場合
でも、マイクロプログラム中の判定のためのステップを
必要とするので、プログラムの実行に時間がかかるう
え、マイクロプログラムの負担も大きくなり、マイクロ
プログラムのサイズを大きくしてしまうという問題点が
あった。
プログラム・カウンタを更新する全ての場合で、奇数か
否かの判定を行っているため、更新値が偶数である場合
でも、マイクロプログラム中の判定のためのステップを
必要とするので、プログラムの実行に時間がかかるう
え、マイクロプログラムの負担も大きくなり、マイクロ
プログラムのサイズを大きくしてしまうという問題点が
あった。
【００１３】又、上述したように従来はプログラム・カ
ウンタを更新する全ての場合で、許可された半空間か否
かの判定を行っているため、更新値が許可された半空間
である場合でも、マイクロプログラム中の判定のための
ステップを必要とするので、プログラムの実行に時間が
かかるうえ、マイクロプログラムの負担も大きくなり、
マイクロプログラムのサイズを大きくしてしまうという
問題点があった。
ウンタを更新する全ての場合で、許可された半空間か否
かの判定を行っているため、更新値が許可された半空間
である場合でも、マイクロプログラム中の判定のための
ステップを必要とするので、プログラムの実行に時間が
かかるうえ、マイクロプログラムの負担も大きくなり、
マイクロプログラムのサイズを大きくしてしまうという
問題点があった。
【００１４】又、上述したように従来はプログラム・カ
ウンタを更新する全ての場合で、比較値との比較結果条
件を満足するか否かの判定を行っているため、更新値が
満足（あるいは不満足）で通常の動作である場合でも、
マイクロプログラム中の判定のためのステップを必要と
するので、プログラムの実行に時間がかかるうえ、マイ
クロプログラムの負担も大きくなり、マイクロプログラ
ムのサイズを大きくしてしまうという問題点があった。
本発明はこのような問題点を解決するためになされたも
ので、マイクロプログラムの実行時間が短く、マイクロ
プログラムの負担を軽減することができるＣＰＵを提供
することを目的とする。
ウンタを更新する全ての場合で、比較値との比較結果条
件を満足するか否かの判定を行っているため、更新値が
満足（あるいは不満足）で通常の動作である場合でも、
マイクロプログラム中の判定のためのステップを必要と
するので、プログラムの実行に時間がかかるうえ、マイ
クロプログラムの負担も大きくなり、マイクロプログラ
ムのサイズを大きくしてしまうという問題点があった。
本発明はこのような問題点を解決するためになされたも
ので、マイクロプログラムの実行時間が短く、マイクロ
プログラムの負担を軽減することができるＣＰＵを提供
することを目的とする。
【００１５】
【課題を解決するための手段】命令コードを格納するイ
ンストラクションレジスタと、命令の実行ステップのタ
イミングを制御するタイミングコントロールユニット
と、データ演算やデータの一時記憶の動作を含みプログ
ラム・カウンタを有するデータパスと、入力側が上記イ
ンストラクションレジスタ及び上記タイミングコントロ
ールユニットに接続され出力側が上記データパス、上記
インストラクションレジスタ及び上記タイミングコント
ロールユニットに接続され中央演算処理装置の主たる動
作制御を行い上記データパス、上記インストラクション
レジスタ及び上記タイミングコントロールユニットへ制
御信号を送出するデコーダと、を備えた中央演算処理装
置であって、上記デコーダ及び上記データパスの出力側
に接続され上記デコーダから上記制御信号に含まれる、
内部データバスから上記プログラム・カウンタへデータ
の入力を指示するプログラムカウンタ入力信号及び少な
くとも通常処理中の命令もしくは例外処理の動作を終了
し少なくとも通常処理の次の命令もしくは例外処理の動
作へ移行することを指示する指示信号が供給され、並び
に上記データパスからプログラムカウンタ値の偶数若し
くは奇数を示すモニタ信号が供給され上記プログラムカ
ウンタ入力信号及び上記モニタ信号に基づき上記指示信
号の送出を制御するネクストイネーブル手段を備えたこ
とを特徴とする。
ンストラクションレジスタと、命令の実行ステップのタ
イミングを制御するタイミングコントロールユニット
と、データ演算やデータの一時記憶の動作を含みプログ
ラム・カウンタを有するデータパスと、入力側が上記イ
ンストラクションレジスタ及び上記タイミングコントロ
ールユニットに接続され出力側が上記データパス、上記
インストラクションレジスタ及び上記タイミングコント
ロールユニットに接続され中央演算処理装置の主たる動
作制御を行い上記データパス、上記インストラクション
レジスタ及び上記タイミングコントロールユニットへ制
御信号を送出するデコーダと、を備えた中央演算処理装
置であって、上記デコーダ及び上記データパスの出力側
に接続され上記デコーダから上記制御信号に含まれる、
内部データバスから上記プログラム・カウンタへデータ
の入力を指示するプログラムカウンタ入力信号及び少な
くとも通常処理中の命令もしくは例外処理の動作を終了
し少なくとも通常処理の次の命令もしくは例外処理の動
作へ移行することを指示する指示信号が供給され、並び
に上記データパスからプログラムカウンタ値の偶数若し
くは奇数を示すモニタ信号が供給され上記プログラムカ
ウンタ入力信号及び上記モニタ信号に基づき上記指示信
号の送出を制御するネクストイネーブル手段を備えたこ
とを特徴とする。
【００１６】
【作用】このように構成することで分岐命令を実行する
場合には、ネクストイネーブル手段は、モニタ信号のみ
ならずプログラムカウンタ入力信号をも参照し分岐先ア
ドレスの内容を判断する。よってネクストイネーブル手
段はプログラムカウンタ値が更新される前の、内部デー
タバスに更新値がある時点で分岐先アドレスの内容を判
断可能なように作用する。さらに、ネクストイネーブル
手段は、上記モニタ信号及び上記プログラムカウンタ入
力信号に基づく判断結果によって既にネクストイネーブ
ル手段へ供給されている指示信号を送出するか否かを判
断する。よってネクストイネーブル手段は従来よりも早
い段階で指示信号の送出が可能となるように作用する。
場合には、ネクストイネーブル手段は、モニタ信号のみ
ならずプログラムカウンタ入力信号をも参照し分岐先ア
ドレスの内容を判断する。よってネクストイネーブル手
段はプログラムカウンタ値が更新される前の、内部デー
タバスに更新値がある時点で分岐先アドレスの内容を判
断可能なように作用する。さらに、ネクストイネーブル
手段は、上記モニタ信号及び上記プログラムカウンタ入
力信号に基づく判断結果によって既にネクストイネーブ
ル手段へ供給されている指示信号を送出するか否かを判
断する。よってネクストイネーブル手段は従来よりも早
い段階で指示信号の送出が可能となるように作用する。
【００１７】
【実施例】本発明のＣＰＵにおける一実施例について図
を参照しながら以下に説明する。図１には本実施例にお
けるＣＰＵの構成を記載している。尚、図７に示す構成
部分、信号と同じ構成部分、信号については同じ符号を
付しその説明を省略する。５は、次の命令へ進むという
指示信号５０１、５０２を発生するネクスト・イネーブ
ル装置（以下、ＮＥと記す）であり、入力端子がＤＥＣ
１及びＤＰ２の出力側に接続され、出力端子がＩＲ３及
びＴＣＵ４の入力側に接続される。ＮＥ５は、指示信号
５０１によってＩＲ３へ次の命令コードをセットするよ
う指示し、指示信号５０２によってＴＣＵ４のカウンタ
の値を“０”にセットする指示を出す。尚、ＮＥ５が送
出する指示信号５０１、５０２の果す役割は、図７に示
すＤＥＣ１が送出するコントロール信号１０２、１０３
が果たす役割に含まれる。従って、これらの機能は、図
１に示すＤＥＣ１からは除かれＤＥＣ１が送出するコン
トロール信号１０２、１０３にはなくなっている。
を参照しながら以下に説明する。図１には本実施例にお
けるＣＰＵの構成を記載している。尚、図７に示す構成
部分、信号と同じ構成部分、信号については同じ符号を
付しその説明を省略する。５は、次の命令へ進むという
指示信号５０１、５０２を発生するネクスト・イネーブ
ル装置（以下、ＮＥと記す）であり、入力端子がＤＥＣ
１及びＤＰ２の出力側に接続され、出力端子がＩＲ３及
びＴＣＵ４の入力側に接続される。ＮＥ５は、指示信号
５０１によってＩＲ３へ次の命令コードをセットするよ
う指示し、指示信号５０２によってＴＣＵ４のカウンタ
の値を“０”にセットする指示を出す。尚、ＮＥ５が送
出する指示信号５０１、５０２の果す役割は、図７に示
すＤＥＣ１が送出するコントロール信号１０２、１０３
が果たす役割に含まれる。従って、これらの機能は、図
１に示すＤＥＣ１からは除かれＤＥＣ１が送出するコン
トロール信号１０２、１０３にはなくなっている。
【００１８】ＮＥ５に供給される信号は、ＤＥＣ１が送
出するコントロール信号１０４と、ＤＰ２が送出するモ
ニタ信号２０１である。コントロール信号１０４の内容
は、上述したコントロール信号“ＤＢ ＰＣ”と、“次
の命令へ進む”という指示である“ＮＥＸＩＲ”とであ
る。ＮＥ５は、コントロール信号１０４にて“ＮＥＸＩ
Ｒ”がＤＥＣ１から指示されたとき、ＤＰ２から供給さ
れたモニタ信号２０１に基づきプログラム・カウンタの
値が奇数か偶数かを即座に判断し、もし奇数であるな
ら、次の命令に進む指示をＩＲ３、ＴＣＵ４に伝えな
い。一方、プログラム・カウンタの値が偶数であるなら
ば、ＮＥ５は次の命令に進む指示をＩＲ３、ＴＣＵ４に
伝える。これによりプログラム・カウンタの内容が奇数
である場合には、たとえＤＥＣ１から“ＮＥＸＩＲ”を
示すコントロール信号１０４が送出されたとしても次の
命令には進まないので、次のサイクルでは実行中の命令
の次のステップへ進む。尚、次のステップとは、プログ
ラム・カウンタの内容が奇数のときのみ実行されるステ
ップであるので、ここに奇数アドレス例外処理へ移行す
るマイクロ・プログラムをセットしておく。
出するコントロール信号１０４と、ＤＰ２が送出するモ
ニタ信号２０１である。コントロール信号１０４の内容
は、上述したコントロール信号“ＤＢ ＰＣ”と、“次
の命令へ進む”という指示である“ＮＥＸＩＲ”とであ
る。ＮＥ５は、コントロール信号１０４にて“ＮＥＸＩ
Ｒ”がＤＥＣ１から指示されたとき、ＤＰ２から供給さ
れたモニタ信号２０１に基づきプログラム・カウンタの
値が奇数か偶数かを即座に判断し、もし奇数であるな
ら、次の命令に進む指示をＩＲ３、ＴＣＵ４に伝えな
い。一方、プログラム・カウンタの値が偶数であるなら
ば、ＮＥ５は次の命令に進む指示をＩＲ３、ＴＣＵ４に
伝える。これによりプログラム・カウンタの内容が奇数
である場合には、たとえＤＥＣ１から“ＮＥＸＩＲ”を
示すコントロール信号１０４が送出されたとしても次の
命令には進まないので、次のサイクルでは実行中の命令
の次のステップへ進む。尚、次のステップとは、プログ
ラム・カウンタの内容が奇数のときのみ実行されるステ
ップであるので、ここに奇数アドレス例外処理へ移行す
るマイクロ・プログラムをセットしておく。
【００１９】次に、ＮＥ５の回路構成例を図２に示す。
図２に示す入力信号の“ＮＥＸＩＲ”は、上述のものと
同じであり、“次の命令へ進む”という指示内容の入力
信号“ＮＥＸＩＲ”である。又、入力信号の“ＤＢ Ｐ
Ｃ”は、上述の信号と同じである。入力信号“ＤＢ Ｐ
Ｃバー”は、入力信号“ＤＢ ＰＣ”の反転信号であ
る。又、入力信号“ＤＢ０”及び“ＰＣ０”は、ＤＰ２
からのモニタ信号２０１である。入力信号“ＤＢ０”
は、ＤＰ２の内部データバスの最下位ビットのデータを
モニタしており、入力信号“ＰＣ０”は、ＤＰ２のプロ
グラム・カウンタの最下位ビットのデータをモニタして
いる信号である。
図２に示す入力信号の“ＮＥＸＩＲ”は、上述のものと
同じであり、“次の命令へ進む”という指示内容の入力
信号“ＮＥＸＩＲ”である。又、入力信号の“ＤＢ Ｐ
Ｃ”は、上述の信号と同じである。入力信号“ＤＢ Ｐ
Ｃバー”は、入力信号“ＤＢ ＰＣ”の反転信号であ
る。又、入力信号“ＤＢ０”及び“ＰＣ０”は、ＤＰ２
からのモニタ信号２０１である。入力信号“ＤＢ０”
は、ＤＰ２の内部データバスの最下位ビットのデータを
モニタしており、入力信号“ＰＣ０”は、ＤＰ２のプロ
グラム・カウンタの最下位ビットのデータをモニタして
いる信号である。
【００２０】ＮＥ５は第１マルチプレクサに該当するゲ
ート５１及び第１選択手段に該当するゲート５２から構
成される。ゲート５１は、入力信号の“ＤＢ ＰＣ”及
び入力信号“ＤＢ０”が供給される２入力のＡＮＤ回路
５１ａと、入力信号の“ＤＢ ＰＣバー”及び入力信号
“ＰＣ０”が供給される２入力のＡＮＤ回路５１ｂと、
これら２つのＡＮＤ回路５１ａ，５１ｂの出力端子が入
力側に接続される２入力のＮＯＲ回路５１ｃとから構成
されている。ゲート５２は、上記ＮＯＲ回路５１ｃの出
力端子が接続され入力信号の“ＮＥＸＩＲ”が供給され
る２入力のＡＮＤ回路である。
ート５１及び第１選択手段に該当するゲート５２から構
成される。ゲート５１は、入力信号の“ＤＢ ＰＣ”及
び入力信号“ＤＢ０”が供給される２入力のＡＮＤ回路
５１ａと、入力信号の“ＤＢ ＰＣバー”及び入力信号
“ＰＣ０”が供給される２入力のＡＮＤ回路５１ｂと、
これら２つのＡＮＤ回路５１ａ，５１ｂの出力端子が入
力側に接続される２入力のＮＯＲ回路５１ｃとから構成
されている。ゲート５２は、上記ＮＯＲ回路５１ｃの出
力端子が接続され入力信号の“ＮＥＸＩＲ”が供給され
る２入力のＡＮＤ回路である。
【００２１】ゲート５１は、入力信号“ＤＢ ＰＣ”が
ハイ（Ｈ）かつ入力信号“ＤＢ０”がＨのとき、あるい
は、入力信号“ＤＢ ＰＣバー”がＨかつ入力信号“Ｐ
Ｃ０”がＨのとき、ロー（Ｌ）を送出する。つまり、ゲ
ート５１は、ＤＥＣ１が入力信号“ＤＢ ＰＣ”を送出
している場合に内部データバスの最下位ビットが“１”
のとき、即ち奇数の値をプログラム・カウンタに供給し
ようとするときと、ＤＥＣ１が入力信号“ＤＢ ＰＣ”
を送出していない場合にプログラム・カウンタに最下位
ビットが“１”のとき、即ちすでにプログラム・カウン
タに奇数が入っているときに、Ｌを送出する。ゲート５
１の出力信号はゲート５２に入力される。
ハイ（Ｈ）かつ入力信号“ＤＢ０”がＨのとき、あるい
は、入力信号“ＤＢ ＰＣバー”がＨかつ入力信号“Ｐ
Ｃ０”がＨのとき、ロー（Ｌ）を送出する。つまり、ゲ
ート５１は、ＤＥＣ１が入力信号“ＤＢ ＰＣ”を送出
している場合に内部データバスの最下位ビットが“１”
のとき、即ち奇数の値をプログラム・カウンタに供給し
ようとするときと、ＤＥＣ１が入力信号“ＤＢ ＰＣ”
を送出していない場合にプログラム・カウンタに最下位
ビットが“１”のとき、即ちすでにプログラム・カウン
タに奇数が入っているときに、Ｌを送出する。ゲート５
１の出力信号はゲート５２に入力される。
【００２２】ゲート５２は、ゲート５１の出力信号と上
述の入力信号“ＮＥＸＩＲ”が同時にＨレベルのときの
みＨレベルの信号を送出する。ゲート５２の出力信号
は、信号“ＮＥＸＴ”と呼ぶことにする。信号“ＮＥＸ
Ｔ”は、図１に示す指示信号５０１、５０２に相当す
る。
述の入力信号“ＮＥＸＩＲ”が同時にＨレベルのときの
みＨレベルの信号を送出する。ゲート５２の出力信号
は、信号“ＮＥＸＴ”と呼ぶことにする。信号“ＮＥＸ
Ｔ”は、図１に示す指示信号５０１、５０２に相当す
る。
【００２３】次に、図１に示す本実施例のＣＰＵにおけ
る動作タイミングを図３を参照し説明する。尚、図３に
示すタイミング図は、図８に示すものと同様のタイミン
グにて示したものであり、図３において図８に示すタイ
ミング波形と同じタイミングにおける波形には同じ符号
を付している。タイミング波形１１にて入力信号“ＤＢ
ＰＣ”がＤＥＣ１内でデコードされるのは図８に示す
場合と同様である。図８と同様に、ＤＥＣ１からコント
ロール信号の“ＤＢ ＰＣ”としてＤＰ２に出力される
タイミングは、図３に示すタイミング波形２１にて示し
ている。このとき、図２で示すところのゲート５１が動
作し、内部データバスの最下位ビットのデータである
“ＤＢ０”が“０”のとき、即ち偶数を示すとき、図３
の（ｄ）に示すタイミングにてゲート５１の出力を得
る。一方、内部データバスの最下位ビットのデータであ
る“ＤＢ０”が“１”のとき、即ち奇数を示すとき、図
３の（ｅ）に示すタイミングにてゲート５１の出力を得
る。
る動作タイミングを図３を参照し説明する。尚、図３に
示すタイミング図は、図８に示すものと同様のタイミン
グにて示したものであり、図３において図８に示すタイ
ミング波形と同じタイミングにおける波形には同じ符号
を付している。タイミング波形１１にて入力信号“ＤＢ
ＰＣ”がＤＥＣ１内でデコードされるのは図８に示す
場合と同様である。図８と同様に、ＤＥＣ１からコント
ロール信号の“ＤＢ ＰＣ”としてＤＰ２に出力される
タイミングは、図３に示すタイミング波形２１にて示し
ている。このとき、図２で示すところのゲート５１が動
作し、内部データバスの最下位ビットのデータである
“ＤＢ０”が“０”のとき、即ち偶数を示すとき、図３
の（ｄ）に示すタイミングにてゲート５１の出力を得
る。一方、内部データバスの最下位ビットのデータであ
る“ＤＢ０”が“１”のとき、即ち奇数を示すとき、図
３の（ｅ）に示すタイミングにてゲート５１の出力を得
る。
【００２４】入力信号“ＮＥＸＩＲ”は、タイミング波
形１２に示すタイミングでデコードされ、タイミング波
形３１に示すタイミングと同じタイミングにて即座に出
力されるが、そのときゲート５２の出力信号によって
は、信号“ＮＥＸＴ”が送出されない。つまり奇数の場
合、入力信号“ＮＥＸＩＲ”が無視され、偶数の場合の
み信号“ＮＥＸＴ”という形で有効になる。有効の場
合、タイミング波形３１に示すタイミングにて、ＮＥ５
はＩＲ３に次の命令の指示とＴＣＵ４のカウンタを
“０”にセットし、次のデコードタイミングであるタイ
ミング波形１３に示すタイミングからは、次の命令コー
ドの最初のデコードとなる。
形１２に示すタイミングでデコードされ、タイミング波
形３１に示すタイミングと同じタイミングにて即座に出
力されるが、そのときゲート５２の出力信号によって
は、信号“ＮＥＸＴ”が送出されない。つまり奇数の場
合、入力信号“ＮＥＸＩＲ”が無視され、偶数の場合の
み信号“ＮＥＸＴ”という形で有効になる。有効の場
合、タイミング波形３１に示すタイミングにて、ＮＥ５
はＩＲ３に次の命令の指示とＴＣＵ４のカウンタを
“０”にセットし、次のデコードタイミングであるタイ
ミング波形１３に示すタイミングからは、次の命令コー
ドの最初のデコードとなる。
【００２５】このように、図８と同様にタイミング波形
１１に示されるタイミングにて入力信号“ＤＢ ＰＣ”
をデコードしてから、タイミング波形１３に示されるタ
イミングにて次の命令に移ることができるので、従来の
ＣＰＵよりプログラム処理が速くなる。また、動作ステ
ップが一つ減るため、マイクロプログラムのサイズを縮
小することができるという効果もある。
１１に示されるタイミングにて入力信号“ＤＢ ＰＣ”
をデコードしてから、タイミング波形１３に示されるタ
イミングにて次の命令に移ることができるので、従来の
ＣＰＵよりプログラム処理が速くなる。また、動作ステ
ップが一つ減るため、マイクロプログラムのサイズを縮
小することができるという効果もある。
【００２６】以上の説明は、奇数アドレスへのジャンプ
を検出する場合であるが、禁止された半空間へのジャン
プを検出する方法も、図２に示す構成とほぼ同一の構成
である図４に示す構成で実現できる。図２に示す構成と
図４に示す構成との相違点を以下に示す。ＮＥ５は、第
２マルチプレクサに該当するゲート５３及び第２選択手
段に該当するゲート５４から構成され、ゲート５３は上
述したゲート５１と同じ構成である。但し、ＡＮＤ回路
５３ａ、５３ｂに供給される信号はゲート５１の場合と
異なり、内部データバスの最下位ビットのデータ“ＤＢ
０”に換えて、最上位ビットのデータ“ＤＢＸ”とし、
プログラム・カウンタの最下位ビットのデータ“ＰＣ
０”に換えて、最上位ビットのデータ“ＰＣＸ”とす
る。ゲート５４は、ＮＯＲ回路５３ｃの出力端子が接続
され後述する信号“ＭＯＤＥ”が供給されるＯＲ回路５
４ａとＯＲ回路５４ａの出力端子が接続され上述した信
号“ＮＥＸＩＲ”が供給されるＡＮＤ回路５４ｂとから
構成される。
を検出する場合であるが、禁止された半空間へのジャン
プを検出する方法も、図２に示す構成とほぼ同一の構成
である図４に示す構成で実現できる。図２に示す構成と
図４に示す構成との相違点を以下に示す。ＮＥ５は、第
２マルチプレクサに該当するゲート５３及び第２選択手
段に該当するゲート５４から構成され、ゲート５３は上
述したゲート５１と同じ構成である。但し、ＡＮＤ回路
５３ａ、５３ｂに供給される信号はゲート５１の場合と
異なり、内部データバスの最下位ビットのデータ“ＤＢ
０”に換えて、最上位ビットのデータ“ＤＢＸ”とし、
プログラム・カウンタの最下位ビットのデータ“ＰＣ
０”に換えて、最上位ビットのデータ“ＰＣＸ”とす
る。ゲート５４は、ＮＯＲ回路５３ｃの出力端子が接続
され後述する信号“ＭＯＤＥ”が供給されるＯＲ回路５
４ａとＯＲ回路５４ａの出力端子が接続され上述した信
号“ＮＥＸＩＲ”が供給されるＡＮＤ回路５４ｂとから
構成される。
【００２７】このように構成することで、これにより入
力信号“ＤＢ ＰＣ”がＨのときは、内部データバスの
最上位ビット“ＤＢＸ”の反転信号がゲート５３より送
出され、入力信号“ＤＢ ＰＣバー”がＨのときは、プ
ログラム・カウンタの最上位ビットのデータ“ＰＣＸ”
の反転信号がゲート５３より出力される。つまり、ゲー
ト５３の出力信号は、ジャンプ先のアドレスの最上位ビ
ットが“１”のときのみＬとなる。ゲート５４は、ゲー
ト５３の出力信号と動作モード信号“ＭＯＤＥ”とのど
ちらか一方がＨなら、信号“ＮＥＸＩＲ”と同じ論理を
信号“ＮＥＸＴ”として送出し、ゲート５３の出力信号
と動作モード信号“ＭＯＤＥ”との両方がＬなら、信号
“ＮＥＸＴ”としてＬを送出する。従って、動作モード
信号“ＭＯＤＥ”がＨならジャンプ先の制限はなく、例
外は発生しない。一方、動作モード信号“ＭＯＤＥ”が
Ｌなら、ジャンプ先のアドレスの最上位ビットのデータ
が“０”なら例外は発生しないが、“１”なら例外が発
生することになる。
力信号“ＤＢ ＰＣ”がＨのときは、内部データバスの
最上位ビット“ＤＢＸ”の反転信号がゲート５３より送
出され、入力信号“ＤＢ ＰＣバー”がＨのときは、プ
ログラム・カウンタの最上位ビットのデータ“ＰＣＸ”
の反転信号がゲート５３より出力される。つまり、ゲー
ト５３の出力信号は、ジャンプ先のアドレスの最上位ビ
ットが“１”のときのみＬとなる。ゲート５４は、ゲー
ト５３の出力信号と動作モード信号“ＭＯＤＥ”とのど
ちらか一方がＨなら、信号“ＮＥＸＩＲ”と同じ論理を
信号“ＮＥＸＴ”として送出し、ゲート５３の出力信号
と動作モード信号“ＭＯＤＥ”との両方がＬなら、信号
“ＮＥＸＴ”としてＬを送出する。従って、動作モード
信号“ＭＯＤＥ”がＨならジャンプ先の制限はなく、例
外は発生しない。一方、動作モード信号“ＭＯＤＥ”が
Ｌなら、ジャンプ先のアドレスの最上位ビットのデータ
が“０”なら例外は発生しないが、“１”なら例外が発
生することになる。
【００２８】図４の例では、動作モード信号“ＭＯＤ
Ｅ”がＬでアドレスの最上位ビット“１”のとき、例外
発生となるが、内部データバスの最上位ビットのデータ
“ＤＢＸ”とプログラム・カウンタの最上位ビットのデ
ータ“ＰＣＸ”との代わりに、それぞれの反転信号を入
力すれば、動作モード信号“ＭＯＤＥ”がＬでアドレス
の最上位ビットのデータが“０”のとき、例外発生とい
う設定をすることもできる。動作モード信号“ＭＯＤ
Ｅ”については、図４においては、動作モード信号“Ｍ
ＯＤＥ”がＨのときアドレスの制限のないモードであ
り、動作モード信号“ＭＯＤＥ”がＬのときアドレスの
制限があるモードということになっている。尚、動作タ
イミングは、図３の説明と同様なので説明は省略する。
Ｅ”がＬでアドレスの最上位ビット“１”のとき、例外
発生となるが、内部データバスの最上位ビットのデータ
“ＤＢＸ”とプログラム・カウンタの最上位ビットのデ
ータ“ＰＣＸ”との代わりに、それぞれの反転信号を入
力すれば、動作モード信号“ＭＯＤＥ”がＬでアドレス
の最上位ビットのデータが“０”のとき、例外発生とい
う設定をすることもできる。動作モード信号“ＭＯＤ
Ｅ”については、図４においては、動作モード信号“Ｍ
ＯＤＥ”がＨのときアドレスの制限のないモードであ
り、動作モード信号“ＭＯＤＥ”がＬのときアドレスの
制限があるモードということになっている。尚、動作タ
イミングは、図３の説明と同様なので説明は省略する。
【００２９】次に、アドレス空間の制限を任意の値との
比較によって行なう場合の例について、図５に示す。第
３マルチプレクサに該当するゲート５５及び第３選択手
段に該当するゲート５７は図２に示す構成と同じであ
り、ゲート５５を構成するＮＯＲ回路５５ｃの出力端子
は入力信号“ＣＭＰｎ”が供給される比較器５６に接続
され、比較器５６の出力端子はゲート５７の入力端子に
接続される。尚、上記ＮＯＲ回路５５ｃはＯＲ回路であ
ってもよい。
比較によって行なう場合の例について、図５に示す。第
３マルチプレクサに該当するゲート５５及び第３選択手
段に該当するゲート５７は図２に示す構成と同じであ
り、ゲート５５を構成するＮＯＲ回路５５ｃの出力端子
は入力信号“ＣＭＰｎ”が供給される比較器５６に接続
され、比較器５６の出力端子はゲート５７の入力端子に
接続される。尚、上記ＮＯＲ回路５５ｃはＯＲ回路であ
ってもよい。
【００３０】このような構成からなるＮＥ５は以下のよ
うに動作する。入力信号の“ＤＢｎ”、“ＰＣｎ”、
“ＣＭＰｎ”は、それぞれ内部データバス、プログラム
・カウンタ、比較値を格納するレジスタ（図示せず）の
任意の１ビットのデータであり、それぞれ第ｎ桁（つま
り、同一桁）のビットのデータである。紙面の都合上、
第ｎ桁のみの構成しか示していないが、必要に応じて複
数桁分を処理するような構成としてもよい。複数桁を処
理する場合には、ゲート５５も同数存在する。尚、複数
桁を処理する場合の構成を図６に示す。ゲート５５は、
入力信号“ＤＢ ＰＣ”がＨのときは、入力信号“ＤＢ
ｎ”を送出し、入力信号“ＤＢ ＰＣバー”がＨのとき
は、入力信号“ＰＣｎ”を送出する。比較器５６は、ゲ
ート５５の出力信号における二値化データとレジスタに
格納されている比較値との比較を行い、その結果をゲー
ト５７に送出する。比較器５６の比較内容は任意に構成
できる。例えば比較する全ビットのデータの一致を判断
し、一致する場合には出力信号はＬ、不一致な場合には
出力信号はＨとしてもよいし、ゲート５５の出力側（ジ
ャンプ先）と比較値との大小関係でもよい。ゲート５７
は、図２に示すゲート５２と全く同じ動作をするので、
比較器５６の出力信号がＨの場合には正常なジャンプを
指示し、比較器５６の出力信号がＬのときに例外発生と
なる。尚、ゲート５７を図４に示すゲート５４と同じ構
成として、動作モード信号“ＭＯＤＥ”を供給するよう
にしてもよい。
うに動作する。入力信号の“ＤＢｎ”、“ＰＣｎ”、
“ＣＭＰｎ”は、それぞれ内部データバス、プログラム
・カウンタ、比較値を格納するレジスタ（図示せず）の
任意の１ビットのデータであり、それぞれ第ｎ桁（つま
り、同一桁）のビットのデータである。紙面の都合上、
第ｎ桁のみの構成しか示していないが、必要に応じて複
数桁分を処理するような構成としてもよい。複数桁を処
理する場合には、ゲート５５も同数存在する。尚、複数
桁を処理する場合の構成を図６に示す。ゲート５５は、
入力信号“ＤＢ ＰＣ”がＨのときは、入力信号“ＤＢ
ｎ”を送出し、入力信号“ＤＢ ＰＣバー”がＨのとき
は、入力信号“ＰＣｎ”を送出する。比較器５６は、ゲ
ート５５の出力信号における二値化データとレジスタに
格納されている比較値との比較を行い、その結果をゲー
ト５７に送出する。比較器５６の比較内容は任意に構成
できる。例えば比較する全ビットのデータの一致を判断
し、一致する場合には出力信号はＬ、不一致な場合には
出力信号はＨとしてもよいし、ゲート５５の出力側（ジ
ャンプ先）と比較値との大小関係でもよい。ゲート５７
は、図２に示すゲート５２と全く同じ動作をするので、
比較器５６の出力信号がＨの場合には正常なジャンプを
指示し、比較器５６の出力信号がＬのときに例外発生と
なる。尚、ゲート５７を図４に示すゲート５４と同じ構
成として、動作モード信号“ＭＯＤＥ”を供給するよう
にしてもよい。
【００３１】以上説明したように、ＮＥ５は以下の効果
を奏する。例えば図２のゲート５１のマルチプレクサに
より、プログラム・カウンタに格納されている値だけで
なく、プログラム・カウンタが更新される前の内部デー
タバスに更新値がある時点で、分岐先アドレスの奇数か
偶数かを判定できる。そして、その判定結果を基にして
次の命令に進むコントロール信号である信号“ＮＥＸ
Ｔ”を発生するか否かを判定するのではなく、既にデコ
ードされて発生している信号“ＮＥＸＩＲ”をゲート５
１のマルチプレクサの出力信号結果によりイネーブルす
るか否かの判定をする図２に示すゲート５２を備えるた
め、その出力信号である信号“ＮＥＸＴ”の発生が、従
来より早い段階で可能となっている。よって、マイクロ
プログラムにおける命令処理等の動作の最終ステップで
ある信号“ＮＥＸＴ”の発生を早い段階に設定可能と
し、これによって、マイクロプログラムの処理速度の向
上とマイクロプログラムのサイズ縮小を図ることができ
る。
を奏する。例えば図２のゲート５１のマルチプレクサに
より、プログラム・カウンタに格納されている値だけで
なく、プログラム・カウンタが更新される前の内部デー
タバスに更新値がある時点で、分岐先アドレスの奇数か
偶数かを判定できる。そして、その判定結果を基にして
次の命令に進むコントロール信号である信号“ＮＥＸ
Ｔ”を発生するか否かを判定するのではなく、既にデコ
ードされて発生している信号“ＮＥＸＩＲ”をゲート５
１のマルチプレクサの出力信号結果によりイネーブルす
るか否かの判定をする図２に示すゲート５２を備えるた
め、その出力信号である信号“ＮＥＸＴ”の発生が、従
来より早い段階で可能となっている。よって、マイクロ
プログラムにおける命令処理等の動作の最終ステップで
ある信号“ＮＥＸＴ”の発生を早い段階に設定可能と
し、これによって、マイクロプログラムの処理速度の向
上とマイクロプログラムのサイズ縮小を図ることができ
る。
【００３２】又、ＮＥ５は以下の効果を奏する。図４の
ゲート５３のマルチプレクサにより、プログラム・カウ
ンタに格納されている値だけでなく、プログラム・カウ
ンタが更新される前の内部データバスに更新値がある時
点で、分岐先アドレスの最上位ビットが“０”か“１”
かを判定できる。これによって禁止された半空間への分
岐の可否が判定できる。そして、その判定結果を基にし
て信号“ＮＥＸＴ”を発生するか否かを判定するのでは
なく、既にデコードされて発生している信号“ＮＥＸＩ
Ｒ”を上記ゲート５３のマルチプレクサの出力結果によ
りイネーブルするか否かの判定をするゲート５４を備え
るため、そのゲート５４の出力である信号“ＮＥＸＴ”
の発生が従来より早い段階で可能となる。マイクロプロ
グラムにおける命令処理等の動作の最終ステップである
“ＮＥＸＴ”の発生を、早い段階に設定可能としたこと
で、マイクロプログラムの処理速度の向上とマイクロプ
ログラムのサイズ縮小を図ることができる。
ゲート５３のマルチプレクサにより、プログラム・カウ
ンタに格納されている値だけでなく、プログラム・カウ
ンタが更新される前の内部データバスに更新値がある時
点で、分岐先アドレスの最上位ビットが“０”か“１”
かを判定できる。これによって禁止された半空間への分
岐の可否が判定できる。そして、その判定結果を基にし
て信号“ＮＥＸＴ”を発生するか否かを判定するのでは
なく、既にデコードされて発生している信号“ＮＥＸＩ
Ｒ”を上記ゲート５３のマルチプレクサの出力結果によ
りイネーブルするか否かの判定をするゲート５４を備え
るため、そのゲート５４の出力である信号“ＮＥＸＴ”
の発生が従来より早い段階で可能となる。マイクロプロ
グラムにおける命令処理等の動作の最終ステップである
“ＮＥＸＴ”の発生を、早い段階に設定可能としたこと
で、マイクロプログラムの処理速度の向上とマイクロプ
ログラムのサイズ縮小を図ることができる。
【００３３】又、ＮＥ５は以下の効果を奏する。図５の
ゲート５５のマルチプレクサにより、プログラム・カウ
ンタに格納されている値だけでなく、プログラム・カウ
ンタが更新される前の内部データバスに更新値がある時
点で、分岐先アドレスの一部ビットを検出できる。そし
て、その一部ビットのデータと任意の値を設定されたレ
ジスタの内容との比較を、図５に示す比較器５６で行な
う。そして、その判定結果を基にして“ＮＥＸＴ”を発
生するか否かを判定するのではなく、既にデコードされ
て発生している“ＮＥＸＩＲ”を、上記ゲート５５のマ
ルチプレクサの出力結果によりイネーブルするか否かの
判定をする図５に示すゲート５７を備えるため、その出
力信号である“ＮＥＸＴ”の発生が、従来より早い段階
で可能となっている。よって、マイクロプログラムにお
ける命令処理等の動作の最終ステップである“ＮＥＸ
Ｔ”の発生を早い段階に設定可能としたことで、マイク
ロプログラムの処理速度の向上とマイクロプログラムの
サイズ縮小を図ることができる。尚、上述したそれぞれ
の信号“ＮＥＸＩＲ”は、マイクロプログラムでは“Ｎ
ＥＸＴ”と同意である。
ゲート５５のマルチプレクサにより、プログラム・カウ
ンタに格納されている値だけでなく、プログラム・カウ
ンタが更新される前の内部データバスに更新値がある時
点で、分岐先アドレスの一部ビットを検出できる。そし
て、その一部ビットのデータと任意の値を設定されたレ
ジスタの内容との比較を、図５に示す比較器５６で行な
う。そして、その判定結果を基にして“ＮＥＸＴ”を発
生するか否かを判定するのではなく、既にデコードされ
て発生している“ＮＥＸＩＲ”を、上記ゲート５５のマ
ルチプレクサの出力結果によりイネーブルするか否かの
判定をする図５に示すゲート５７を備えるため、その出
力信号である“ＮＥＸＴ”の発生が、従来より早い段階
で可能となっている。よって、マイクロプログラムにお
ける命令処理等の動作の最終ステップである“ＮＥＸ
Ｔ”の発生を早い段階に設定可能としたことで、マイク
ロプログラムの処理速度の向上とマイクロプログラムの
サイズ縮小を図ることができる。尚、上述したそれぞれ
の信号“ＮＥＸＩＲ”は、マイクロプログラムでは“Ｎ
ＥＸＴ”と同意である。
【００３４】
【発明の効果】以上詳述したように本発明によれば、分
岐命令を実行する場合には、モニタ信号のみならずプロ
グラムカウンタ入力信号をも参照し分岐先アドレスの内
容を判断することから、プログラムカウンタ値が更新さ
れる前の、内部データバスに更新値がある時点で分岐先
アドレスの内容を判断することができ、さらに、上記モ
ニタ信号及び上記プログラムカウンタ入力信号に基づく
判断結果によって既にネクストイネーブル手段へ供給さ
れている指示信号を送出するか否かを判断するようにし
たことから、従来よりも早い段階で指示信号の送出を行
うことができる。又、本発明によれば、上述したように
プログラムカウンタ入力信号をも参照し分岐先アドレス
の内容を判断することから、従来に比べ動作ステップが
減少し、よってマイクロプログラムのサイズを縮小する
こともできる。
岐命令を実行する場合には、モニタ信号のみならずプロ
グラムカウンタ入力信号をも参照し分岐先アドレスの内
容を判断することから、プログラムカウンタ値が更新さ
れる前の、内部データバスに更新値がある時点で分岐先
アドレスの内容を判断することができ、さらに、上記モ
ニタ信号及び上記プログラムカウンタ入力信号に基づく
判断結果によって既にネクストイネーブル手段へ供給さ
れている指示信号を送出するか否かを判断するようにし
たことから、従来よりも早い段階で指示信号の送出を行
うことができる。又、本発明によれば、上述したように
プログラムカウンタ入力信号をも参照し分岐先アドレス
の内容を判断することから、従来に比べ動作ステップが
減少し、よってマイクロプログラムのサイズを縮小する
こともできる。
【図１】 本発明のＣＰＵの一実施例における構成を示
すブロック図である。
すブロック図である。
【図２】 図１に示すＮＥの構成を示す回路図である。
【図３】 図２に示すＮＥの動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図４】 図１に示すＮＥの他の構成を示す回路図であ
る。
る。
【図５】 図１に示すＮＥの他の構成を示す回路図であ
る。
る。
【図６】 図５に示すＮＥにおいて複数桁を処理する場
合の構成を示す回路図である。
合の構成を示す回路図である。
【図７】 従来のＣＰＵにおける構成を示すブロック図
である。
である。
【図８】 図７に示すＣＰＵの動作を説明するためのタ
イミングチャートである。
イミングチャートである。
１…ＤＥＣ、２…ＤＰ、３…ＩＲ、４…ＴＣＵ、５…Ｎ
Ｅ、５１，５２，５３，５４，５５，５７…ゲート、５
６…比較器。
Ｅ、５１，５２，５３，５４，５５，５７…ゲート、５
６…比較器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 片山 貴雄 東京都大田区中馬込１丁目３番６号 株式 会社リコー内
Claims (4)
- 【請求項１】 命令コードを格納するインストラクショ
ンレジスタと、命令の実行ステップのタイミングを制御
するタイミングコントロールユニットと、データ演算や
データの一時記憶の動作を含みプログラム・カウンタを
有するデータパスと、入力側が上記インストラクション
レジスタ及び上記タイミングコントロールユニットに接
続され出力側が上記データパス、上記インストラクショ
ンレジスタ及び上記タイミングコントロールユニットに
接続され中央演算処理装置の主たる動作制御を行い上記
データパス、上記インストラクションレジスタ及び上記
タイミングコントロールユニットへ制御信号を送出する
デコーダと、を備えた中央演算処理装置であって、 上記デコーダ及び上記データパスの出力側に接続され上
記デコーダから上記制御信号に含まれる、内部データバ
スから上記プログラム・カウンタへデータの入力を指示
するプログラムカウンタ入力信号及び少なくとも通常処
理中の命令もしくは例外処理の動作を終了し少なくとも
通常処理の次の命令もしくは例外処理の動作へ移行する
ことを指示する指示信号が供給され、並びに上記データ
パスからプログラムカウンタ値の偶数若しくは奇数を示
すモニタ信号が供給され上記プログラムカウンタ入力信
号及び上記モニタ信号に基づき上記指示信号の送出を制
御するネクストイネーブル手段を備えたことを特徴とす
る中央演算処理装置。 - 【請求項２】 奇数アドレスからの命令の読み込みを認
めていない中央演算処理装置において、上記ネクストイ
ネーブル手段は、 上記プログラムカウンタ入力信号が有効な場合には上記
内部データバスの最下位ビットの情報を送出し、上記プ
ログラムカウンタ入力信号が無効の場合にはプログラム
・カウンタ値の最下位ビットの情報を送出する第１マル
チプレクサと、 上記第１マルチプレクサから供給される第１マルチプレ
クサ出力信号に基づき上記指示信号の有効もしくは無効
の選択をする第１選択手段と、を備え、上記指示信号が
有効の場合には、少なくとも通常処理の次の命令もしく
は例外処理の動作へ移行し、上記指示信号が無効の場合
には、例外処理のシーケンスを実行するように構成され
たマイクロプログラムを実行する、請求項１記載の中央
演算処理装置。 - 【請求項３】 複数の動作状態を持ち、その内の一部の
動作状態では全アドレス空間のうち上位半分もしくは下
位半分のアドレスからの命令の読み込みを認めていない
中央演算処理装置において、上記ネクストイネーブル手
段は、 上記プログラムカウンタ入力信号が有効な場合には上記
内部データバスの最上位ビットの情報を送出し、上記プ
ログラムカウンタ入力信号が無効の場合にはプログラム
・カウンタ値の最上位ビットの情報を送出する第２マル
チプレクサと、 上記第２マルチプレクサから供給される上記第２マルチ
プレクサ出力信号に基づき上記指示信号の有効もしくは
無効の選択をする第２選択手段と、を備え、上記指示信
号が有効の場合には、少なくとも通常処理の次の命令も
しくは例外処理の動作へ移行し、上記指示信号が無効の
場合には、例外処理のシーケンスを実行するように構成
されたマイクロプログラムを実行する、請求項１記載の
中央演算処理装置。 - 【請求項４】 任意の値がセット可能な格納手段を有し
該格納手段に格納された比較値に基づき例外処理又は通
常処理を選択する中央演算処理装置において、上記ネク
ストイネーブル手段は、 上記プログラムカウンタ入力信号が有効な場合には上記
内部データバスの情報を送出し、上記プログラムカウン
タ入力信号が無効の場合にはプログラム・カウンタ値の
情報を送出する第３マルチプレクサと、 上記第３マルチプレクサから供給される上記第３マルチ
プレクサ出力信号情報と上記格納手段から供給される上
記比較値の情報との一致の有無を判断し一致信号を送出
する比較手段と、 上記比較手段から供給される上記一致信号に基づき上記
指示信号の有効もしくは無効の選択をする第３選択手段
と、を備え、上記指示信号が有効の場合には、少なくと
も通常処理の次の命令もしくは例外処理の動作へ移行
し、上記指示信号が無効の場合には、例外処理のシーケ
ンスを実行するように構成されたマイクロプログラムを
実行する、請求項１記載の中央演算処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32381393A JP3462245B2 (ja) | 1993-12-22 | 1993-12-22 | 中央演算処理装置 |
| US08/361,936 US5630158A (en) | 1993-12-22 | 1994-12-22 | Central processing unit including inhibited branch area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32381393A JP3462245B2 (ja) | 1993-12-22 | 1993-12-22 | 中央演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182158A true JPH07182158A (ja) | 1995-07-21 |
| JP3462245B2 JP3462245B2 (ja) | 2003-11-05 |
Family
ID=18158893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32381393A Expired - Lifetime JP3462245B2 (ja) | 1993-12-22 | 1993-12-22 | 中央演算処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5630158A (ja) |
| JP (1) | JP3462245B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003190367A (ja) * | 2001-12-21 | 2003-07-08 | Konami Co Ltd | 虚像、実映像重畳表示装置及び映像表示制御方法、ならびに映像表示制御用プログラム |
| JP4146654B2 (ja) * | 2002-02-28 | 2008-09-10 | 株式会社リコー | 画像処理回路、複合画像処理回路、および、画像形成装置 |
| JP3976089B2 (ja) * | 2002-08-09 | 2007-09-12 | 株式会社リコー | 半導体集積回路装置及びその製造方法 |
| JP4296051B2 (ja) * | 2003-07-23 | 2009-07-15 | 株式会社リコー | 半導体集積回路装置 |
| JP4913685B2 (ja) * | 2007-07-04 | 2012-04-11 | 株式会社リコー | Ｓｉｍｄ型マイクロプロセッサおよびｓｉｍｄ型マイクロプロセッサの制御方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0670773B2 (ja) * | 1984-11-01 | 1994-09-07 | 富士通株式会社 | 先行制御方式 |
| US5051885A (en) * | 1988-10-07 | 1991-09-24 | Hewlett-Packard Company | Data processing system for concurrent dispatch of instructions to multiple functional units |
| US5424969A (en) * | 1992-02-05 | 1995-06-13 | Fujitsu Limited | Product-sum operation unit |
-
1993
- 1993-12-22 JP JP32381393A patent/JP3462245B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-22 US US08/361,936 patent/US5630158A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5630158A (en) | 1997-05-13 |
| JP3462245B2 (ja) | 2003-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4471433A (en) | Branch guess type central processing unit | |
| JPS6239780B2 (ja) | ||
| EP0125855A2 (en) | Buffer-storage control system | |
| US4747045A (en) | Information processing apparatus having an instruction prefetch circuit | |
| US5418917A (en) | Method and apparatus for controlling conditional branch instructions for a pipeline type data processing apparatus | |
| US6662298B2 (en) | Method and apparatus for manipulation of non-general purpose registers for use during computer boot-up procedures | |
| US4661925A (en) | Computer control memory apparatus providing variable microinstruction length | |
| US5247624A (en) | Microprogram controller including leading microinstruction from a generator executed while succeeding microinstruction from memory is read out | |
| US4674063A (en) | Information processing apparatus having a sequence control function | |
| JP3462245B2 (ja) | 中央演算処理装置 | |
| US5317703A (en) | Information processing apparatus using an advanced pipeline control method | |
| US6631464B1 (en) | Instruction pipeline with a branch prefetch when the branch is certain | |
| US5276853A (en) | Cache system | |
| JP2577023B2 (ja) | 情報処理装置のアドレス拡張制御方式 | |
| JPS6161412B2 (ja) | ||
| JP3097602B2 (ja) | データ処理装置 | |
| JPS6267649A (ja) | キヤツシユメモリ制御装置におけるストア処理方式 | |
| JPS58222348A (ja) | 情報処理装置 | |
| JP3331599B2 (ja) | マイクロプログラム制御装置 | |
| KR19990061575A (ko) | 중앙 처리 유니트의 명령어 길이 축소방법 및 그장치 | |
| JPH0810429B2 (ja) | マイクロプログラム制御装置 | |
| JPH0239812B2 (ja) | ||
| JPH0749782A (ja) | 情報処理装置 | |
| JPH11282787A (ja) | 入出力制御装置 | |
| JPH0752402B2 (ja) | データ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |