JPH07183499A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 製造工程が簡単で、且つ、微細化が容易なＭ
ＯＳトランジスタを提供する。 【構成】 単結晶シリコン基板１上には、ゲート酸化膜
１１と、不純物がドーピングされたポリシリコンによる
ゲート電極１２と、ソース領域及びドレイン領域１３と
から構成されるＭＯＳトランジスタが形成されている。
そのＭＯＳトランジスタは、シリコン酸化膜１４と、当
該シリコン酸化膜１４によってシリコン基板１を絶縁さ
れたポリシリコン層１５とから構成される素子分離領域
によって囲まれている。ゲート酸化膜１１とシリコン酸
化膜１４とは同一工程によって形成される。また、ゲー
ト電極１２とポリシリコン層１５とは同一工程によって
形成される。そのため、製造工程が簡単になる。また、
素子分離領域とゲート電極とが同時に形成されるため、
両者の位置ずれを考慮する必要がなく、微細化が容易に
なる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法に係り、詳しくは、ＭＯＳトランジスタ
及びその製造方法に関するものである。

【０００２】

【従来の技術】従来、ＭＯＳトランジスタの製造方法と
しては種々のものが提案されている。例えば、近年発表
されたものとして、図１６〜図２３に示す方法がある
(D.S.Wen,et al.,Symp.on VLSI Tech.Dig.,P.83,1991
参照)。以下、同文献によるＭＯＳトランジスタの製造
方法の概略を順次説明する。

【０００３】第１工程（図１６参照）：不純物がドーピ
ングされた単結晶シリコン基板２１の表面にポジ型レジ
スト２２を塗布する。次に、第１のフォトマスク２３を
用いて露光した後にレジスト２２を現像する。第１のフ
ォトマスク２３には、透明な部分２３ａと不透明な部分
２３ｂとが備えられている。そのため、露光により、レ
ジスト２２には、透明な部分２３ａに対応する露光され
た部分２２ａと、不透明な部分２３ｂに対応する露光さ
れない部分２２ｂとが形成される。ここで、レジスト２
２はポジ型であるため、現像後は、露光されない部分２
２ｂだけが残る。

【０００４】第２工程（図１７参照）：残ったレジスト
２２ｂをエッチングマスクとしてシリコン基板２１の異
方性エッチングを行い、素子分離のための領域２４を形
成する。 第３工程（図１８参照）：エッチングマスクとして用い
たレジスト２２ｂを除去する。次に、素子分離のための
領域２４を含むシリコン基板２１の全体表面に酸化シリ
コンを堆積させた後にエッチバックを行い、酸化シリコ
ンによる素子分離領域２５を形成する。

【０００５】第４工程（図１９参照）：素子分離領域２
５を含むシリコン基板２１の全体表面にポジ型レジスト
２６を塗布する。次に、第２のフォトマスク２７を用い
て露光した後にレジスト２６を現像する。この第２のフ
ォトマスク２７にも、透明な部分２７ａと不透明な部分
２７ｂとが備えられている。そのため、露光により、レ
ジスト２６には、透明な部分２７ａに対応する露光され
た部分２６ａと、不透明な部分２７ｂに対応する露光さ
れない部分２６ｂとが形成される。ここで、レジスト２
６はポジ型であるため、現像後は、露光されない部分２
６ｂだけが残る。

【０００６】第５工程（図２０参照）：残ったレジスト
２６ｂをエッチングマスクとしてシリコン基板２１の異
方性エッチングを行い、ゲート電極を形成するための領
域２８を形成する。 第６工程（図２１参照）：エッチングマスクとして用い
たレジスト２６ｂを除去する。次に、ゲート電極を形成
するための領域２８を含むシリコン基板２１の全体表面
に薄く酸化シリコンを堆積させ、ゲート酸化膜２９を形
成する。

【０００７】第７工程（図２２参照）：ゲート酸化膜２
９の上にポリシリコンを堆積させた後にエッチバックを
行い、ゲート電極を形成するための領域２８以外のポリ
シリコン及びゲート酸化膜２９を除去することにより、
ポリシリコンによるゲート電極３０を形成する。 第８工程（図２３参照）：シリコン基板２１の表面に、
当該シリコン基板２１にドーピングされた不純物とは異
なる導電性の不純物をイオン注入し、ソース領域及びド
レイン領域３１を形成する。

【０００８】これにより、酸化シリコンによる素子分離
領域２５に囲まれ、ポリシリコンによるゲート電極３０
を備えたＭＯＳトランジスタが形成される。

【０００９】

【発明が解決しようとする課題】ところで、近年、ＭＯ
Ｓトランジスタにおいては、高集積化を実現するため
に、更なる微細化が要求されている。また、製造工程を
簡略化して製造コストを低減することも求められてい
る。しかし、上述の製造方法においては、素子分離領域
２５の形成用（第１フォトマスク２３）とゲート電極３
０の形成用（第２フォトマスク２７）との最低２枚のフ
ォトマスクが必要であった。そのため、マスク合わせに
よる誤差が生じ易く、微細化を阻害するという問題があ
った。また、露光工程及び現像工程も最低２回必要であ
るから、工程数が多くなるという問題もあった。

【００１０】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、製造工程が簡単で、且
つ、微細化が容易な半導体装置及びその製造方法を提供
することにある。

【００１１】

【課題を解決するための手段】第１の発明における半導
体装置は、半導体基板上に形成されたゲート絶縁膜、半
導体層によるゲート電極、ソース領域及びドレイン領域
とから構成されるＭＯＳトランジスタと、前記ゲート絶
縁膜と同時に形成された絶縁膜及びその絶縁膜によって
前記半導体基板と絶縁され、前記ゲート電極と同時に形
成された半導体層とから構成される素子分離領域とを具
備したものである。

【００１２】また、第２の発明における半導体装置は、
前記半導体層として、不純物がドープされた多結晶シリ
コン層を用いたものである。また、第３の発明における
半導体装置の製造方法は、半導体基板の表面に薄膜を形
成し、その薄膜を介して前記半導体基板に不純物を導入
する工程と、前記薄膜をエッチングマスクとして前記半
導体基板を異方性エッチングし、素子分離のための領域
とゲート電極を形成するための領域とを同時に形成する
工程と、前記素子分離のための領域及びゲート電極を形
成するための領域を含む半導体基板の全体表面に絶縁膜
を形成する工程と、前記絶縁膜の上に多結晶半導体を堆
積した後にエッチバックを行い、前記素子分離のための
領域及びゲート電極を形成するための領域以外の当該多
結晶半導体及び絶縁膜を除去する工程とを含むものであ
る。

【００１３】また、第４の発明における半導体装置の製
造方法は、半導体基板の表面に薄膜を形成する工程と、
前記薄膜をエッチングマスクとして前記半導体基板を異
方性エッチングし、素子分離のための領域とゲート電極
を形成するための領域とを同時に形成する工程と、前記
素子分離のための領域及びゲート電極を形成するための
領域を含む半導体基板の全体表面に絶縁膜を形成する工
程と、前記絶縁膜の上に多結晶半導体を堆積した後にエ
ッチバックを行い、前記素子分離のための領域及びゲー
ト電極を形成するための領域以外の当該多結晶半導体を
除去する工程と、前記薄膜を介して前記半導体基板に不
純物を導入する工程とを含むものである。

【００１４】

【作用】即ち、素子分離領域が絶縁膜と多結晶半導体層
とから構成されている。その素子分離領域の多結晶半導
体層はゲート電極と同時に形成される。また、素子分離
領域の絶縁膜はゲート絶縁膜と同時に形成される。その
ため、製造工程が簡単になる。また、素子分離領域とゲ
ート電極とが同時に形成されるため、両者の位置ずれを
考慮する必要がなく、微細化が容易になる。

【００１５】

【実施例】以下、本発明の第１の実施例を図面に従って
説明する。図１は本第１実施例のＭＯＳトランジスタの
構造断面図である。単結晶シリコン基板１上には、ゲー
ト酸化膜１１と、不純物がドーピングされたポリシリコ
ンによるゲート電極１２と、ソース領域及びドレイン領
域１３とから構成されるＭＯＳトランジスタが形成され
ている。そのＭＯＳトランジスタは、シリコン酸化膜１
４と、当該シリコン酸化膜１４によってシリコン基板１
と絶縁されたポリシリコン層１５とから構成される素子
分離領域によって囲まれている。

【００１６】次に、このように構成された本第１実施例
の製造方法を図１〜図６に従って順次説明する。 第１工程（図２参照）：不純物がドーピングされた単結
晶シリコン基板１の表面に、適宜な方法（熱酸化法、Ｃ
ＶＤ法、ＰＶＤ法、等）によって酸化シリコンを堆積さ
せ、シリコン酸化膜２を形成する。次に、シリコン酸化
膜２を介してシリコン基板１の表面に、当該シリコン基
板１にドーピングされた不純物とは異なる導電性の不純
物をイオン注入し、不純物層３を形成する。これによ
り、浅い接合を実現する。

【００１７】第２工程（図３参照）：シリコン酸化膜２
の表面にポジ型レジスト４を塗布する。次に、フォトマ
スク５を用いて露光した後にレジスト４を現像する。フ
ォトマスク５には、透明な部分５ａと不透明な部分５ｂ
とが備えられている。そのため、露光により、レジスト
４には、透明な部分５ａに対応する露光された部分４ａ
と、不透明な部分５ｂに対応する露光されない部分４ｂ
とが形成される。ここで、レジスト４はポジ型であるた
め、現像後は、露光されない部分４ｂだけが残る。

【００１８】第３工程（図４参照）：残ったレジスト４
ｂをエッチングマスクとしてシリコン酸化膜２の異方性
エッチングを行う。 第４工程（図５参照）：エッチングマスクとして用いた
レジスト４ｂを除去する。次に、残ったシリコン酸化膜
２をエッチングマスクとしてシリコン基板１の異方性エ
ッチングを行い、素子分離のための領域６とゲート電極
を形成するための領域７とを同時に形成する。

【００１９】第５工程（図６参照）：エッチングマスク
として用いたシリコン酸化膜２を除去する。次に、素子
分離のための領域６とゲート電極を形成するための領域
７とを含むシリコン基板１の全体表面を酸化させ、シリ
コン酸化膜８を形成する。 第６工程（図１参照）：シリコン酸化膜８の上に、不純
物がドーピングされたポリシリコンを堆積させる。次
に、エッチバックを行い、素子分離のための領域６とゲ
ート電極を形成するための領域７以外の当該ポリシリコ
ン及びシリコン酸化膜８を除去する。

【００２０】これにより、ゲート電極を形成するための
領域６内のシリコン酸化膜８は前記ゲート絶縁膜１１と
なり、その上に堆積されたポリシリコンは前記ゲート電
極１２となる。また、不純物層３は前記ソース領域及び
ドレイン領域１３となる。更に、素子分離のための領域
５内のシリコン酸化膜８は前記シリコン酸化膜１４とな
り、その上にポリシリコン層１５が堆積された構造とな
る。

【００２１】次に、本発明の第２実施例を図７〜図１５
に基づいて説明する。但し、最終的な構造は図１と同様
であるので、ここでは、その製造プロセスについてのみ
説明する。尚、図１との整合性をとるために、図１５で
は同じ機能の個所に同じ符号を付している。 第工程（図７参照）：不純物がドーピングされた単結
晶シリコン基板５１の表面に、適宜な方法（熱酸化法、
ＣＶＤ法、ＰＶＤ法、等）によって酸化シリコンを堆積
させ、シリコン酸化膜５２を形成する。

【００２２】第工程（図８参照）：シリコン酸化膜５
２の表面にポジ型レジスト５３を塗布する。次に、フォ
トマスク５４を用いて露光した後にレジスト５３を現像
する。フォトマスク５４には、透明な部分５４ａと不透
明な部分５４ｂとが備えられている。そのため、露光に
より、レジスト５３には、透明な部分５４ａに対応する
露光された部分５３ａと、不透明な部分５４ｂに対応す
る露光されない部分５３ｂとが形成される。ここで、レ
ジスト５３はポジ型であるため、現像後は、露光されな
い部分５３ｂだけが残る。

【００２３】第工程（図９参照）：残ったレジスト５
３ｂをエッチングマスクとしてシリコン酸化膜５２の異
方性エッチングを行う。 第工程（図１０参照）：エッチングマスクとして用い
たレジスト５３ｂを除去する。次に、残ったシリコン酸
化膜５２をエッチングマスクとしてシリコン基板５１の
異方性エッチングを行い、素子分離のための領域５５と
ゲート電極を形成するための領域５６とを同時に形成す
る。

【００２４】第工程（図１１参照）：素子分離のため
の領域５５とゲート電極を形成するための領域５６とを
含むシリコン基板５１の全体表面を酸化させ、シリコン
酸化膜５７を形成する。 第工程（図１２参照）：シリコン酸化膜５２及び５７
の上に、不純物がドーピングされたポリシリコン５８を
堆積させる。

【００２５】第工程（図１３参照）：エッチバックを
行い、素子分離のための領域５５とゲート電極を形成す
るための領域５６以外の当該ポリシリコン５８を除去す
る（シリコン酸化膜とポリシリコンとはエッチング選択
比が大幅に（約２桁）異なるので、シリコン酸化膜５２
は残る）。 第工程（図１４参照）：シリコン基板５１及びポリシ
リコン５８の表面に、当該シリコン基板５１やポリシリ
コン５８にドーピングされた不純物とは異なる導電性の
不純物をイオン注入し、不純物層３を形成する。このと
き、シリコン基板５１は、シリコン酸化膜５２を介して
イオン注入されるので、浅い接合が実現する。

【００２６】第工程（図１５参照）：最後に、バッフ
ァードフッ酸によって、シリコン酸化膜５２を除去す
る。これにより、ゲート電極を形成するための領域５５
内のシリコン酸化膜５７は前記ゲート絶縁膜１１とな
り、その上に堆積されたポリシリコンは前記ゲート電極
１２となる。また、不純物層３は前記ソース領域及びド
レイン領域１３となる。更に、素子分離のための領域５
５内のシリコン酸化膜５７は前記シリコン酸化膜１４と
なり、その上にポリシリコン層１５が堆積された構造と
なる。

【００２７】以上のように、本第１及び第２実施例にあ
っては、素子分離のための領域６、５５とゲート電極を
形成するための領域７、５６とを１枚のフォトマスク
５、５４によって同時に形成することができる。そのた
め、従来例のようなマスク合わせによる誤差を考慮する
必要がなく、微細化を容易に実現できる。しかも、露光
工程及び現像工程も最低１回になるため、製造工程を簡
略化することができる。

【００２８】更に、本第１及び第２実施例においては、
ソース領域及びドレイン領域１３の深さをゲート電極１
２の厚さに比べて小さくすれば、ソース・ドレイン間の
リーク電流を減少させる上で有利である。また、素子分
離領域を構成するポリシリコン層１５に逆バイアスをか
けることにより、素子分離の耐性を更に高めることがで
きる。

【００２９】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）フォトマスク５、５４の透明な部分５ａ、５４ａと
不透明な部分５ｂ、５４ｂを入れ換えると共に、ポジ型
レジスト４、５３をネガ型レジストに置き換える。

【００３０】２）シリコン酸化膜２、５２を、イオン注
入による不純物層３の形成の際のマスクとして用いるこ
とができ、且つ、シリコン基板１、５１のエッチングマ
スクとして用いることができる適宜な薄膜（シリコン窒
化膜、シリケートガラス、等）に置き代える。 ３）シリコン酸化膜８、５７の形成方法は適宜な酸化方
法（ドライＯ₂酸化、ウェットＯ₂酸化、スチーム酸化、
水素燃焼酸化、高圧酸化、酸素分圧酸化、ハロゲン酸
化、プラズマ酸化、等）とする。また、酸化法ではな
く、ＣＶＤ法やＰＶＤ法を用いて堆積させる。

【００３１】

【発明の効果】本発明にあっては、製造工程が簡単で、
且つ、微細化が容易な半導体装置及びその製造方法を提
供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例における半導体装置の断面
図である。

【図２】第１実施例の製造工程を説明するための断面図
である。

【図３】第１実施例の製造工程を説明するための断面図
である。

【図４】第１実施例の製造工程を説明するための断面図
である。

【図５】第１実施例の製造工程を説明するための断面図
である。

【図６】第１実施例の製造工程を説明するための断面図
である。

【図７】本発明の第２実施例における半導体装置の断面
図である。

【図８】第２実施例の製造工程を説明するための断面図
である。

【図９】第２実施例の製造工程を説明するための断面図
である。

【図１０】第２実施例の製造工程を説明するための断面
図である。

【図１１】第２実施例の製造工程を説明するための断面
図である。

【図１２】第２実施例の製造工程を説明するための断面
図である。

【図１３】第２実施例の製造工程を説明するための断面
図である。

【図１４】第２実施例の製造工程を説明するための断面
図である。

【図１５】第２実施例の製造工程を説明するための断面
図である。

【図１６】従来例の製造工程を説明するための断面図で
ある。

【図１７】従来例の製造工程を説明するための断面図で
ある。

【図１８】従来例の製造工程を説明するための断面図で
ある。

【図１９】従来例の製造工程を説明するための断面図で
ある。

【図２０】従来例の製造工程を説明するための断面図で
ある。

【図２１】従来例の製造工程を説明するための断面図で
ある。

【図２２】従来例の製造工程を説明するための断面図で
ある。

【図２３】従来例の製造工程を説明するための断面図で
ある。

【符号の説明】

１、５１ 単結晶シリコン基板 ２、５２ 薄膜としてのシリコン酸化膜 ６、５５ 素子分離のための領域 ７、５６ ゲート電極を形成するための領域 ８、１４、５７ 絶縁膜としてのシリコン酸化膜 １１ ゲート絶縁膜 １２ ゲート電極 １３ ソース領域及びドレイン領域 １５ 多結晶半導体層としてのポリシリコン層

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されたゲート絶縁
   膜、半導体層によるゲート電極、ソース領域及びドレイ
   ン領域とから構成されるＭＯＳトランジスタと、前記ゲ
   ート絶縁膜と同時に形成された絶縁膜及びその絶縁膜に
   よって前記半導体基板と絶縁され、前記ゲート電極と同
   時に形成された半導体層とから構成される素子分離領域
   とを具備したことを特徴とする半導体装置。
2. 【請求項２】 前記半導体層は、不純物がドープされた
   多結晶シリコン層であることを特徴とした請求項１に記
   載の半導体装置。
3. 【請求項３】 半導体基板の表面に薄膜を形成し、その
   薄膜を介して前記半導体基板に不純物を導入する工程
   と、 前記薄膜をエッチングマスクとして前記半導体基板を異
   方性エッチングし、素子分離のための領域とゲート電極
   を形成するための領域とを同時に形成する工程と、 前記素子分離のための領域及びゲート電極を形成するた
   めの領域を含む半導体基板の全体表面に絶縁膜を形成す
   る工程と、 前記絶縁膜の上に多結晶半導体を堆積した後にエッチバ
   ックを行い、前記素子分離のための領域及びゲート電極
   を形成するための領域以外の当該多結晶半導体及び絶縁
   膜を除去する工程と、を含むことを特徴とした半導体装
   置の製造方法。
4. 【請求項４】 半導体基板の表面に薄膜を形成する工程
   と、 前記薄膜をエッチングマスクとして前記半導体基板を異
   方性エッチングし、素子分離のための領域とゲート電極
   を形成するための領域とを同時に形成する工程と、 前記素子分離のための領域及びゲート電極を形成するた
   めの領域を含む半導体基板の全体表面に絶縁膜を形成す
   る工程と、 前記絶縁膜の上に多結晶半導体を堆積した後にエッチバ
   ックを行い、前記素子分離のための領域及びゲート電極
   を形成するための領域以外の当該多結晶半導体を除去す
   る工程と、 前記薄膜を介して前記半導体基板に不純物を導入する工
   程と、を含むことを特徴とした半導体装置の製造方法。