JPH05267324A - Ｍｏｓ型半導体装置の製造方法 - Google Patents

Ｍｏｓ型半導体装置の製造方法

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JPH05267324A
JPH05267324A JP4058662A JP5866292A JPH05267324A JP H05267324 A JPH05267324 A JP H05267324A JP 4058662 A JP4058662 A JP 4058662A JP 5866292 A JP5866292 A JP 5866292A JP H05267324 A JPH05267324 A JP H05267324A
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JP
Japan
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semiconductor device
electrode
type semiconductor
mos type
film
Prior art date
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Pending
Application number
JP4058662A
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English (en)
Inventor
Yasunobu Saito
泰信 斎藤
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NEC Yamagata Ltd
Original Assignee
NEC Yamagata Ltd
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Publication date
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Publication of JPH05267324A publication Critical patent/JPH05267324A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H10D30/0229—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET forming drain regions and lightly-doped drain [LDD] simultaneously, e.g. using implantation through a T-shaped mask

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】サイドウォールを有するＬＤＤ構造のＭＯＳ型
半導体装置はサイドウォールの応力によりシリコン基板
に結晶欠陥が誘起され易いのを防ぎ、高い歩留でＬＤＤ
のＭＯＳ型半導体装置が得られる製造方法を提供するこ
とにある。 【構成】下層の多結晶シリコン電極４Ａの寸法より上層
のシリサイド電極５Ａの寸法が大きい２層ゲート電極を
形成し、寸法の大きいシリサイド電極５Ａ上から、質量
数の異なる同タイプの不純物イオンを異なる加速エネル
ギーで注入してＬＤＤ構造を形成する。 【効果】本発明によれば、サイドウォールが存在しない
ため、良好な歩留でＬＤＤ構造のＭＯＳ型半導体装置を
生産することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置の製
造方法に関し、特にＬＤＤ構造のＭＯＳ型半導体装置の
製造方法に関する。
【０００２】
【従来の技術】従来のＬＤＤ構造のＭＯＳ型半導体装置
は、図２に示すように、シリコン基板１上に素子分離用
フィールド酸化膜２を形成したのち、下層のゲート電極
となる多結晶シリコン膜及び上層のゲート電極となるタ
ングステンシリサイド膜を形成したのちパターニングし
て下層のポリシリコン電極４Ａ，及び上層のタングステ
ンシリサイド電極５Ａを形成する。
【０００３】次いで、低濃度層６をイオン注入により形
成し、酸化シリコン膜を堆積し、ドライエッチングによ
り前記酸化シリコン膜のエッチバックを行ないゲート電
極側面部のみに酸化シリコン膜からなるサイドウォール
８を形成後、高濃度層７をイオン注入により形成してい
た。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＬＤＤ構造のＭＯＳ型半導体装置の製造方法
は、酸化シリコンのサイドウォールの応力によりシリコ
ン基板に結晶欠陥が形成されやすく、歩留が低下する。
それと共に製造工程が長いという欠点があった。
【０００５】本発明の目的は、酸化シリコンのサイドウ
ォールの応力によりシリコン基板に発生する結晶欠陥の
形成を防ぎ、高い歩留でＬＤＤ構造のＭＯＳ型半導体装
置が簡易な工程で得られるＭＯＳ型半導体装置の製造方
法を提供することにある。
【０００６】
【課題を解決するための手段】本発明のＭＯＳ型半導体
装置の製造方法は、半導体基板上の酸化シリコン膜上
に、多結晶シリコン膜とシリサイド膜を順次形成したの
ち、パターニングして多結晶シリコンとシリサイド膜の
２層からなるゲート電極を形成するＬＤＤ構造のＭＯＳ
型半導体装置の製造方法であって、前記多結晶シリコン
電極の寸法より、寸法が大きい前記シリサイド電極上方
から質量数の異なる同タイプの不純物イオンを、異なる
加速エネルギーで注入するものである。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のＬＤＤ構造のＭＯＳ型半
導体装置の製造方法を説明するために工程順に示した半
導体装置の断面図である。
【０００８】まず、図１（ａ）に示すよに、シリコン基
板１上に厚さ６００ｎｍの素子分離用のフィールド酸化
膜２を形成したのち、ＭＯＳトランジスタを形成する能
動領域にゲート絶縁膜となる酸化シリコン膜３を２５ｎ
ｍの厚さに形成する。
【０００９】次に、図１（ｂ）に示すように、減圧ＣＶ
Ｄ法により下層のゲート電極となる多結晶シリコン膜４
を２００ｎｍの厚さに形成する。
【００１０】次いで、図１（ｃ）に示すように、スパッ
タ方法によりタングステンシリサイド膜５を２３０ｎｍ
の厚さに形成する。
【００１１】次いで、図１（ｄ）に示すように、フォト
リソグラフィー工程により、パターニングし、上層のタ
ングステンシリサイド膜５を、ＳＦ6 のエッチングガス
を用い１２Ｐａの圧力でドライエッチングを行ない上層
のタングステンシリサイド電極５Ａを形成し、前述のタ
ングステンシリサイド電極５Ａの寸法より小さくなる様
に、ＣＣｌ2 Ｆ2 −Ｎ2 系のエッチングガスを用いて１
８Ｐａの圧力で下層の多結晶シリコン膜４をエッチング
して多結晶シリコン電極４Ａを形成する。
【００１２】次いで、タングステンシリサイド電極５Ａ
を通過するが、ポリシリコン電極４Ａを通過しない加速
エネルギー、例えばＢ+ の場合１００ｋｅＶ程度で５×
１０13ａｔｍ／ｃｃのイオンを注入し低濃度層６を形成
する。
【００１３】次いで、タングステン電極５Ａを通過しな
い加速エネルギー、例えばＢＦ2 の場合３０ｋｅＶ程度
で５×１０15ａｔｍ／ｃｃのイオンを注入し高濃度層７
を形成することにより、ＬＤＤ構造のＭＯＳ型半導体装
置を製造することができる。
【００１４】
【発明の効果】以上説明したように本発明は多結晶シリ
コン膜とシリサイド膜からなるゲート電極を用いるＬＤ
Ｄ構造のＭＯＳ型半導体装置において、サイドウォール
が存在せず、サイドウォールに起因したシリコン基板に
発生する結晶欠陥が全く無く、良好な歩留を得られると
いう効果を有し、それと共に、サイドウォール形成工程
が不要であり製造工程が短縮され低コストで製造できる
という効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例のＬＤＤ構造のＭＯＳ型半導
体装置の製造方法を説明するために工程順に示した半導
体装置の断面図である。
【図２】従来のＬＤＤ構造のＭＯＳ型半導体装置の構造
並に製造方法を説明するためのＬＤＤ構造のＭＯＳ型半
導体装置の断面図である。
【符号の説明】
１ シリコン基板 ２ フィールド酸化膜 ３ 酸化シリコン膜 ４ 多結晶シリコン膜 ４Ａ 多結晶シリコン電極 ５ タングステンシリサイド膜 ５Ａ タングステンシリサイド電極 ６ 低濃度層 ７ 高濃度層 ８ サイドウォール

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上の酸化シリコン膜上に、多
    結晶シリコン膜とシリサイド膜を順次形成したのち、パ
    ターニングして多結晶シリコンとシリサイド膜の２層か
    らなるゲート電極を形成するＬＤＤ構造のＭＯＳ型半導
    体装置の製造方法において、前記２層からなるゲート電
    極を下層の多結晶シリコン電極より上層のシリサイド電
    極の寸法を大きく形成し、大きい寸法の前記シリサイド
    電極上方より質量数の異なる同タイプの不純物イオン
    を、異なる加速エネルギーで注入することを特徴とする
    ＭＯＳ型半導体装置の製造方法。
JP4058662A 1992-03-17 1992-03-17 Ｍｏｓ型半導体装置の製造方法 Pending JPH05267324A (ja)

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NL1004810C2 (nl) * 1996-12-04 1998-06-19 United Microelectronics Corp Verbeterde salicidewerkwijzetechnologie.
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Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980818