JPS58207676A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58207676A JPS58207676A JP57090589A JP9058982A JPS58207676A JP S58207676 A JPS58207676 A JP S58207676A JP 57090589 A JP57090589 A JP 57090589A JP 9058982 A JP9058982 A JP 9058982A JP S58207676 A JPS58207676 A JP S58207676A
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- Japan
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- etching
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- cvd
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は高温熱酸化処理を要することなくフィールド
領域に絶縁膜を埋込んだ構造の縦型ＭＯ８−ＦＥＴを得
ることのできる半導体装置の製造方法に関する。
領域に絶縁膜を埋込んだ構造の縦型ＭＯ８−ＦＥＴを得
ることのできる半導体装置の製造方法に関する。
第１図は従来より多く製作されている縦型ＭＯ８−１’
ＥＴの断面構成を示す図である。この半導体装置は、ソ
ースとなるｎ＋＋シリコン基板１上にｐ型のシリコン層
２を形成し、このシリコン層２に形成した前記基板１に
達する深さの凹部にケ゛−ト酸化膜３を介して例えば多
結晶シリコンケ゛−ト電極４を形成している。また前記
シリコン層２の表面近傍には不純物を注入してｎ＋型の
ドレイン領域５を形成した構造を有している。尚、図中
６は酸化膜、７ ａ Ｈ７ｂ ＋ ７ ｃはそれぞれＡ
ｔ電極、そして８は反転防止用のｐ＋型型半体体層示し
ている。
ＥＴの断面構成を示す図である。この半導体装置は、ソ
ースとなるｎ＋＋シリコン基板１上にｐ型のシリコン層
２を形成し、このシリコン層２に形成した前記基板１に
達する深さの凹部にケ゛−ト酸化膜３を介して例えば多
結晶シリコンケ゛−ト電極４を形成している。また前記
シリコン層２の表面近傍には不純物を注入してｎ＋型の
ドレイン領域５を形成した構造を有している。尚、図中
６は酸化膜、７ ａ Ｈ７ｂ ＋ ７ ｃはそれぞれＡ
ｔ電極、そして８は反転防止用のｐ＋型型半体体層示し
ている。
ところが、このようにして従来の製造法によって製作さ
れた半導体装置にあっては、上述した断面構造から明ら
かなように、加工精度の問題に起因して多結晶シリコン
ダート電極４の一部がｎ懺ドレイン領域５の上に車なっ
てしまう。
れた半導体装置にあっては、上述した断面構造から明ら
かなように、加工精度の問題に起因して多結晶シリコン
ダート電極４の一部がｎ懺ドレイン領域５の上に車なっ
てしまう。
この結果、ダート・ドレイン間の浮遊容量が増太し、装
置動作特性の高速化を妨げると言う問題を招来している
。しかも、フィールド領域におけるｐ”−ｐ−ｎ＋＋造
部分におけるケ゛−トと基板１との間の浮遊容量も装置
特注に悪影響を及ぼすと言う問題を有している。従来、
これらの問題の解決法としてフィールド領域を絶縁層化
することが考えられているが、通常の熱酸化法にあって
はｎ＋−ｐ−ｎ＋＋造部分のｐ領域ノー２の厚みの変化
を招き、実効チャンネル長のゆらぎの原因となると言う
不具合を有していた。
置動作特性の高速化を妨げると言う問題を招来している
。しかも、フィールド領域におけるｐ”−ｐ−ｎ＋＋造
部分におけるケ゛−トと基板１との間の浮遊容量も装置
特注に悪影響を及ぼすと言う問題を有している。従来、
これらの問題の解決法としてフィールド領域を絶縁層化
することが考えられているが、通常の熱酸化法にあって
はｎ＋−ｐ−ｎ＋＋造部分のｐ領域ノー２の厚みの変化
を招き、実効チャンネル長のゆらぎの原因となると言う
不具合を有していた。
本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、浮遊容量に起因する動作速度上
の問題を招くことがなく、また実効チャンネル長のゆら
ぎの問題を招くことなしに簡易に特性の良好な縦型ＭＯ
８−ＦＥＴを製作することのできる実用性の高い半導体
装置の製造方法を提供することにある。
の目的とするところは、浮遊容量に起因する動作速度上
の問題を招くことがなく、また実効チャンネル長のゆら
ぎの問題を招くことなしに簡易に特性の良好な縦型ＭＯ
８−ＦＥＴを製作することのできる実用性の高い半導体
装置の製造方法を提供することにある。
本発明は半導体層のフィールド領域を反応性イオンエツ
チングにより除去してこの部分に低温度で絶縁）換を埋
込み、その後凹部ダート領域にＨ２ガスを含むＣＦ４ガ
スを用いた反応性イオンエツチングにより多結晶シリコ
ンからなるダート電極を自己整合させて形成するように
したものである。
チングにより除去してこの部分に低温度で絶縁）換を埋
込み、その後凹部ダート領域にＨ２ガスを含むＣＦ４ガ
スを用いた反応性イオンエツチングにより多結晶シリコ
ンからなるダート電極を自己整合させて形成するように
したものである。
従って本発明によればフィールド領域に絶縁層を埋込ん
だ上で、一部がドレイン領域に重なり合うことなしにダ
ート電極を形成することができる。しかも低温処理だけ
なので実効チャンネル長のゆらぎを招くことなしに半導
体装置を製作することができる。これ故、従来のように
浮遊容量に起因する問題等を招くことがなく特性の安定
化を図９得る等の効果を奏する。
だ上で、一部がドレイン領域に重なり合うことなしにダ
ート電極を形成することができる。しかも低温処理だけ
なので実効チャンネル長のゆらぎを招くことなしに半導
体装置を製作することができる。これ故、従来のように
浮遊容量に起因する問題等を招くことがなく特性の安定
化を図９得る等の効果を奏する。
以下、図面を参照して本発明の一実施例につき説明する
。
。
第２図（ａ）〜（１１は実施例に係る製造方法を順に示
す工程図であり、第３図はこれによって製作されだ半導
体装置の平面・ぞターンを示す図である。
す工程図であり、第３図はこれによって製作されだ半導
体装置の平面・ぞターンを示す図である。
先ず第２図（ａ）に示すように、例えばｎ＋＋シリコン
基板１１を準備し、このシリコン基板１１上に気相成長
法によって逆導電性のｐ型シリコン層１２を２μｍ厚程
度に形成する。このｐ型シリコン層１２は製作される半
導体素子の本来の基板として機能するものである。しか
るのち、第２図（ｂ）に示すようにｐ型シリコン層１２
上にＣＶＤ −Ｓ１０□膜１３を低温にて堆積形成し、
その上にレジスト１４を塗布したのち写真蝕刻法によっ
て素−子形成領域となる部分にのみ上記レジスト１４を
残し、フィールド領域に和尚する部分のレジスト１４を
除去する。尚、上記ＣＶＤ −８ＩＯ２膜１３としては
、半導体ノー表面の汚染を防止する為のものでなくても
よい。しかるのち、第２図（ｃ）に示すように上記レジ
スト１４をマスクとしてＣＶＤ −ＳｉＯ２膜１３全１
３チングし、更に上記レジスト１４およびエツチングさ
れたＣＶＤ −８１０２膜１３をマスクとして前記フィ
ールド領域のｐ型シリコン層１２を基板１ノに達する迄
エツチング除去する。このエツチング処理ｔま、例えば
Ｃ４２ガスを含むＣＦ４ガスを用いた反応性イオン・エ
ツチングによシ行われ、前記基板１１の一部をエツチン
グ除去する程度良性う。
基板１１を準備し、このシリコン基板１１上に気相成長
法によって逆導電性のｐ型シリコン層１２を２μｍ厚程
度に形成する。このｐ型シリコン層１２は製作される半
導体素子の本来の基板として機能するものである。しか
るのち、第２図（ｂ）に示すようにｐ型シリコン層１２
上にＣＶＤ −Ｓ１０□膜１３を低温にて堆積形成し、
その上にレジスト１４を塗布したのち写真蝕刻法によっ
て素−子形成領域となる部分にのみ上記レジスト１４を
残し、フィールド領域に和尚する部分のレジスト１４を
除去する。尚、上記ＣＶＤ −８ＩＯ２膜１３としては
、半導体ノー表面の汚染を防止する為のものでなくても
よい。しかるのち、第２図（ｃ）に示すように上記レジ
スト１４をマスクとしてＣＶＤ −ＳｉＯ２膜１３全１
３チングし、更に上記レジスト１４およびエツチングさ
れたＣＶＤ −８１０２膜１３をマスクとして前記フィ
ールド領域のｐ型シリコン層１２を基板１ノに達する迄
エツチング除去する。このエツチング処理ｔま、例えば
Ｃ４２ガスを含むＣＦ４ガスを用いた反応性イオン・エ
ツチングによシ行われ、前記基板１１の一部をエツチン
グ除去する程度良性う。
その後、第２図（ａ）に示すようにリフトオフ加工技術
を用いて前記基板１ノ上のフィールド領域部分にシリコ
ン酸化膜１５を形成する。このリフトオフ加工は、例え
ば全面にプラズマＣＶＤ −８１０２膜を堆禎−シ、次
に弗化アンモニウムで１分間程度エツチング処理するこ
とにより行われる。
を用いて前記基板１ノ上のフィールド領域部分にシリコ
ン酸化膜１５を形成する。このリフトオフ加工は、例え
ば全面にプラズマＣＶＤ −８１０２膜を堆禎−シ、次
に弗化アンモニウムで１分間程度エツチング処理するこ
とにより行われる。
これによって、フィールド領域と素子形成領域の境界部
に出来る段差部の側面に堆積したプラズマＣＶＤ −８
１０２膜は、平坦部に比して３〜２０倍速い速度でエツ
チングされる。この結果、上記段差部側面のプラズマＣ
ＶＤ−８Ｉ０２膜が選択的に除去されることになる。そ
の後、前記素子形成領域上のレジスト１４を除去すると
、このレジスト１４上に堆積したプラズマＣＶＤ −ｓ
ｉｏ２ｍも一緒に除去され、従って第２図（ｄ）に示す
ようにフィールド領域にのみプラズマＣＶＤ −５ｔｏ
２膜１５が残されることになる。尚、このとき、上記境
界部には一定の細い溝１６が残されることになる。
に出来る段差部の側面に堆積したプラズマＣＶＤ −８
１０２膜は、平坦部に比して３〜２０倍速い速度でエツ
チングされる。この結果、上記段差部側面のプラズマＣ
ＶＤ−８Ｉ０２膜が選択的に除去されることになる。そ
の後、前記素子形成領域上のレジスト１４を除去すると
、このレジスト１４上に堆積したプラズマＣＶＤ −ｓ
ｉｏ２ｍも一緒に除去され、従って第２図（ｄ）に示す
ようにフィールド領域にのみプラズマＣＶＤ −５ｔｏ
２膜１５が残されることになる。尚、このとき、上記境
界部には一定の細い溝１６が残されることになる。
そこで次に第２図（ｅ）に示すように、素子形成領域お
よびフィールド領域を含む全面にＣＶＤ −５ｔＯ□膜
１５ａを形成する。このとき、ＣＶＤ −８ＩＯ□膜１
５ａの表面の前記溝１６の位置に一足の凹部１６ｔｈが
形成される。そこで上記ＣＶＤ −８ＩＯ２膜１５ａの
表面に、流動性があり、しかもｃｖｐ −５ｔｏ２膜１
５，１５ａとエツチング速度が略等しい、例えばＰＳＧ
、 ＢＳＧレジスト等の流動性膜１７を形成して、そ
の表面を平坦化する。
よびフィールド領域を含む全面にＣＶＤ −５ｔＯ□膜
１５ａを形成する。このとき、ＣＶＤ −８ＩＯ□膜１
５ａの表面の前記溝１６の位置に一足の凹部１６ｔｈが
形成される。そこで上記ＣＶＤ −８ＩＯ２膜１５ａの
表面に、流動性があり、しかもｃｖｐ −５ｔｏ２膜１
５，１５ａとエツチング速度が略等しい、例えばＰＳＧ
、 ＢＳＧレジスト等の流動性膜１７を形成して、そ
の表面を平坦化する。
この平坦化処理によって、後の微細パターンのリングラ
フイー処理が有利に進められるようになる。
フイー処理が有利に進められるようになる。
その後、第２図（ｆ）に示すように、前記流動性膜１７
、ＣＶＤ −ｓｔ載模膜１５ａ１５を均一にエツチング
して前記素子形成領域のｐ型シリコン層１２を露出させ
る。これにより、フィールド領域のＣＶＤ −ＳＩＯ□
膜１５面とｐ型シリコン層１２面とが平坦化され、上記
フィールド領域はＣＶＤ −８１０２膜１５によって埋
込まれることになる。次に、第２図（ｇ）に示すように
ｐ型シリコン層１２とＣＶＤ −８１０２膜１５の全面
にＣｖＤ−８ｌＯ□膜１８を堆積形成し、更にその上に
レジスト１９を塗布してレジスト１９を写真蝕刻し、素
子領域中のドレイン形成領域にのみ選択的に上記レジス
ト１９を残す。その後、第２図（ｈ）に示すように前記
レジスト１９をマスクとしてＣＶＤ −８１０２膜１８
を選択的に除去したのち、上記レジスト１９を除去し、
残されたＣＶＤ −５ｉｎ２膜１８をマスクとして前記
ｐ型シリコン層１２を基板１１に達する深さまでエツチ
ングして凹部２０を形成する。このエツチング処理は、
例えばＣ４２ガスを含むＣＦ４ガスを用いた反応性イオ
ンエツチングにより行われ、この場合も基板１１の一部
表面までエツチングする。その後、前記マスクとして用
いたＣＶＤ −ＳＩＯ□膜１８全１８する。
、ＣＶＤ −ｓｔ載模膜１５ａ１５を均一にエツチング
して前記素子形成領域のｐ型シリコン層１２を露出させ
る。これにより、フィールド領域のＣＶＤ −ＳＩＯ□
膜１５面とｐ型シリコン層１２面とが平坦化され、上記
フィールド領域はＣＶＤ −８１０２膜１５によって埋
込まれることになる。次に、第２図（ｇ）に示すように
ｐ型シリコン層１２とＣＶＤ −８１０２膜１５の全面
にＣｖＤ−８ｌＯ□膜１８を堆積形成し、更にその上に
レジスト１９を塗布してレジスト１９を写真蝕刻し、素
子領域中のドレイン形成領域にのみ選択的に上記レジス
ト１９を残す。その後、第２図（ｈ）に示すように前記
レジスト１９をマスクとしてＣＶＤ −８１０２膜１８
を選択的に除去したのち、上記レジスト１９を除去し、
残されたＣＶＤ −５ｉｎ２膜１８をマスクとして前記
ｐ型シリコン層１２を基板１１に達する深さまでエツチ
ングして凹部２０を形成する。このエツチング処理は、
例えばＣ４２ガスを含むＣＦ４ガスを用いた反応性イオ
ンエツチングにより行われ、この場合も基板１１の一部
表面までエツチングする。その後、前記マスクとして用
いたＣＶＤ −ＳＩＯ□膜１８全１８する。
しかるのち、通常の前処理を行ったのち、乾燥酸素雰囲
気中で９００℃、５０分間に亘る酸化処理を行い、その
全域に第２図（１）に示すように４００Ｘ程度の厚場の
ケ゛−ト酸化膜２１を形成し、次にＣＶＤ法によって多
結晶シリコン膜２２を３０００ Ｘ程度の厚さに堆積形
成する。そして更に、例えばプラズマＣＶＤ法を用いて
２１１ｍ程度の厚みのシリコン窒化膜２３を全面に亘っ
て堆積形成する。その後、これをＨ２ガスを含むＣＦ４
ガスを用いて反応性イオンエツチングし、前記シリコン
窒化膜２３を除去すると、同シリコン窒化膜２３は第２
図（ｊ）に示すように前記凹部２０の部分にのみ残るこ
とになる。そこで次に、ケミカルエツチング、若しくは
Ｃ６２を含むＣＦ４ガスを用いた反応性イオンエツチン
グにより、表向に露出しだ多結晶シリコン膜２２を第２
図侃）に示す如く除去する。これによって多結晶シリコ
ン膜２２は、前記四部２０にのみ残されることになる。
気中で９００℃、５０分間に亘る酸化処理を行い、その
全域に第２図（１）に示すように４００Ｘ程度の厚場の
ケ゛−ト酸化膜２１を形成し、次にＣＶＤ法によって多
結晶シリコン膜２２を３０００ Ｘ程度の厚さに堆積形
成する。そして更に、例えばプラズマＣＶＤ法を用いて
２１１ｍ程度の厚みのシリコン窒化膜２３を全面に亘っ
て堆積形成する。その後、これをＨ２ガスを含むＣＦ４
ガスを用いて反応性イオンエツチングし、前記シリコン
窒化膜２３を除去すると、同シリコン窒化膜２３は第２
図（ｊ）に示すように前記凹部２０の部分にのみ残るこ
とになる。そこで次に、ケミカルエツチング、若しくは
Ｃ６２を含むＣＦ４ガスを用いた反応性イオンエツチン
グにより、表向に露出しだ多結晶シリコン膜２２を第２
図侃）に示す如く除去する。これによって多結晶シリコ
ン膜２２は、前記四部２０にのみ残されることになる。
そして、との凹部２０に残された多結晶シリコン膜２２
は、その自己整合によってゲート電極となる。しかるの
ち、前’ｆ＝ｔ ｐ型シリコン層１２の表面近傍に７０
ｋｅＶ。
は、その自己整合によってゲート電極となる。しかるの
ち、前’ｆ＝ｔ ｐ型シリコン層１２の表面近傍に７０
ｋｅＶ。
：３Ｘ１０ ｃｒｎのドーズ量でＡ８イオン２４を注
入し、その後第２図Ｃｔ）に示すように前記シリコン窒
化膜２３を除去したのち全面にシリコン酸化膜２５をＣ
ＶＤ法によって形成する。その後、９００’Ｃ程度でア
ニール処理を施し、前記ｐ型シリコン層１２の表面近傍
に注入されたＡｓをイオン化してドレイン領域となるｎ
＋１＠２６を形成する。その後、前記シリコン酸化膜２
５に第３図に示すパターンに従ってコンタクトホールを
設け、アルミ電極２７ ａ ｒ ２７ ｂ ｒ ２７
ｃを配設して縦型のＭＯＳ −ＦＥＴが完成される。尚
、第３図において、２８ ａ １２８ ｂ 、２８ ｃ
はそれぞれコンタクトホールを示している。
入し、その後第２図Ｃｔ）に示すように前記シリコン窒
化膜２３を除去したのち全面にシリコン酸化膜２５をＣ
ＶＤ法によって形成する。その後、９００’Ｃ程度でア
ニール処理を施し、前記ｐ型シリコン層１２の表面近傍
に注入されたＡｓをイオン化してドレイン領域となるｎ
＋１＠２６を形成する。その後、前記シリコン酸化膜２
５に第３図に示すパターンに従ってコンタクトホールを
設け、アルミ電極２７ ａ ｒ ２７ ｂ ｒ ２７
ｃを配設して縦型のＭＯＳ −ＦＥＴが完成される。尚
、第３図において、２８ ａ １２８ ｂ 、２８ ｃ
はそれぞれコンタクトホールを示している。
以上、本発明に係る製造方法を説明したように、その製
造工程は低温処理によって効果的に行われる。そしてフ
ィールド領域に絶縁膜（ｃｖｔ＋ −５ｉｏ２膜１５）
を効果的に埋込むことができ、またケ゛−ト電極２２を
ドレイン領域２６にｙｔ（なり合せることなしに形成す
ることができる。従って、上記の如く製作された半導体
装置にあっては、従来構造のもののように浮遊′ｇ−旬
。
造工程は低温処理によって効果的に行われる。そしてフ
ィールド領域に絶縁膜（ｃｖｔ＋ −５ｉｏ２膜１５）
を効果的に埋込むことができ、またケ゛−ト電極２２を
ドレイン領域２６にｙｔ（なり合せることなしに形成す
ることができる。従って、上記の如く製作された半導体
装置にあっては、従来構造のもののように浮遊′ｇ−旬
。
による高速動作の妨げ等の問題が生じることがない。し
かも、低温度で絶縁膜を埋込み形成するので素子の実効
チャンネル長のゆらぎを招く要因もなく、その実用的利
点は多大である。つまり、簡易にして効果的に良好なる
特性を備えだ半導体装置を製作することができる。
かも、低温度で絶縁膜を埋込み形成するので素子の実効
チャンネル長のゆらぎを招く要因もなく、その実用的利
点は多大である。つまり、簡易にして効果的に良好なる
特性を備えだ半導体装置を製作することができる。
尚、本発明は上記実施例に限定さｉするものではない。
例えば前述したように素子面の平坦化を行ってその製作
を行うようにしているので、例えば第４図に例示するよ
うにドレイン領域となるｎ＋層２６を小さくして、ｐ型
シリコン層１２より電極２９を取出すように構成するこ
とも容易である。またフィールド領域に埋込む絶縁膜１
５はシリコン酸化膜（Ｓ１０２膜）に限定されるもので
はない。、また実施例でｎチャンネル型の半導体装置を
製造するものであるがｐチャンネル型のものを同様にし
て製作することも勿論可能である。更には基板１ノとし
てＳＯＳ構造基板を用いることも勿論可能である。要す
るに本発明は、その要旨を逸脱しない範囲で種々変形し
て実施することができる。
を行うようにしているので、例えば第４図に例示するよ
うにドレイン領域となるｎ＋層２６を小さくして、ｐ型
シリコン層１２より電極２９を取出すように構成するこ
とも容易である。またフィールド領域に埋込む絶縁膜１
５はシリコン酸化膜（Ｓ１０２膜）に限定されるもので
はない。、また実施例でｎチャンネル型の半導体装置を
製造するものであるがｐチャンネル型のものを同様にし
て製作することも勿論可能である。更には基板１ノとし
てＳＯＳ構造基板を用いることも勿論可能である。要す
るに本発明は、その要旨を逸脱しない範囲で種々変形し
て実施することができる。
第１図は従来の半導体装置の素子構造を示す図、第２図
（８）〜４）は本発明の一実施例方法を示す製造工程図
、第３図は実施例方法によって農作される半導体装置の
電極パターンを示す図、第４図は本発明の詳細な説明す
る為の図である。 １１・・・ｎ型シリコン基板、１２・・・ｐ型シリコン
層、１５ ・ＣＶＤ −５ＩＯ２膜、２１−ｉ”−ト酸
化膜、２２・・・多結晶シリコン膜、２３・・・シリコ
ン窒化膜、２５・・・シリコン酸化膜、２６・・冒゛レ
イン領域Ｃｎ”ＪＡ）、２７ ａ 、 ２７ ｂ 、
２７ ｃ −Ａｔｔｌ。 極Ｏ 出願人代理人 弁騨士 鈴 江 武 彦第１図 第２図 第２図 １ム 第２図
（８）〜４）は本発明の一実施例方法を示す製造工程図
、第３図は実施例方法によって農作される半導体装置の
電極パターンを示す図、第４図は本発明の詳細な説明す
る為の図である。 １１・・・ｎ型シリコン基板、１２・・・ｐ型シリコン
層、１５ ・ＣＶＤ −５ＩＯ２膜、２１−ｉ”−ト酸
化膜、２２・・・多結晶シリコン膜、２３・・・シリコ
ン窒化膜、２５・・・シリコン酸化膜、２６・・冒゛レ
イン領域Ｃｎ”ＪＡ）、２７ ａ 、 ２７ ｂ 、
２７ ｃ −Ａｔｔｌ。 極Ｏ 出願人代理人 弁騨士 鈴 江 武 彦第１図 第２図 第２図 １ム 第２図
Claims (2)
- （１）−導電性の半導体基板上に逆導電性の半導体層を
形成したのち、この半導体層の素子部形成領域となる部
分以外のフィールド領域部分を前記半導体基板に達する
迄エツチングする工程ト、このエツチング除去された領
域に絶縁膜を埋込んだのちこの絶縁膜面と前記残された
半導体層面とを同一平面化する工程と、上記半導体層の
一部を前記半導体基板に達する迄選択的にエツチングし
て四部を形成し、この凹部と前記露出した半導体層表面
とに酸化膜を形成する工程と、この酸化膜の全面に電極
材料膜を堆積形成したのち上記電極材料膜上にシリコン
窒化＋１１１４を堆積形成する工程と、反応性イオン・
エツチングにより前記凹部にのみ前記シリコン窒化膜を
残す工程と、この残されたシリコン窒化膜をマスクとし
て前記電極材料膜を選択的に除去すると共に残された電
極材料膜を自己整合きせてケ゛−ト電極を形成する工程
と、とのケ゛−ト醒極をマスクとして前記半導体層の表
面近傍に不純物を拡散してドレイン領域を形成する工程
とを具備したことを特徴とする半導体装置の製造方法。 - （２）半導体層のフィールド領域の除去は、Ｃｔ２ｆｆ
スを含むＣＦ４ガスを用いた反応性イオン・エツチング
により行なわれるものであって、絶縁膜面と素子形成部
領域の半導体層面との同一平面化はＨ２ガスを含むＣＦ
４ガスを用いた反応性イオン・エツチングにより行なわ
れるものである特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090589A JPS58207676A (ja) | 1982-05-28 | 1982-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090589A JPS58207676A (ja) | 1982-05-28 | 1982-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58207676A true JPS58207676A (ja) | 1983-12-03 |
Family
ID=14002634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090589A Pending JPS58207676A (ja) | 1982-05-28 | 1982-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4950618A (en) * | 1989-04-14 | 1990-08-21 | Texas Instruments, Incorporated | Masking scheme for silicon dioxide mesa formation |
| CN107742644A (zh) * | 2017-10-30 | 2018-02-27 | 中山大学 | 一种高性能常关型的GaN场效应晶体管及其制备方法 |
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1982
- 1982-05-28 JP JP57090589A patent/JPS58207676A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4950618A (en) * | 1989-04-14 | 1990-08-21 | Texas Instruments, Incorporated | Masking scheme for silicon dioxide mesa formation |
| CN107742644A (zh) * | 2017-10-30 | 2018-02-27 | 中山大学 | 一种高性能常关型的GaN场效应晶体管及其制备方法 |
| CN107742644B (zh) * | 2017-10-30 | 2024-05-28 | 中山大学 | 一种高性能常关型的GaN场效应晶体管及其制备方法 |
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