JPH07183783A - スイッチ回路 - Google Patents
スイッチ回路Info
- Publication number
- JPH07183783A JPH07183783A JP5326663A JP32666393A JPH07183783A JP H07183783 A JPH07183783 A JP H07183783A JP 5326663 A JP5326663 A JP 5326663A JP 32666393 A JP32666393 A JP 32666393A JP H07183783 A JPH07183783 A JP H07183783A
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- JP
- Japan
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- transistor
- signal
- circuit
- high voltage
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- Pending
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Abstract
(57)【要約】
【目的】高電圧レベルの制御信号及びそのためのレベル
変換回路を必要とすることなく高電圧な入力信号を切り
換え出力可能なスイッチ回路を提供する。 【構成】導電性の異なる２つのトランジスタから成る相
補型トランスファゲート２組設け、１組の相補制御信号
Ｓ１，Ｓ２をそれぞれに対応して設けた１組のトランス
ファゲートＴ５，Ｔ６を介して２つの相補型トランスフ
ァゲートに印加することで、高電圧の入力信号Ｄを高電
圧の出力信号Ｑ１又はＱとして伝える。
変換回路を必要とすることなく高電圧な入力信号を切り
換え出力可能なスイッチ回路を提供する。 【構成】導電性の異なる２つのトランジスタから成る相
補型トランスファゲート２組設け、１組の相補制御信号
Ｓ１，Ｓ２をそれぞれに対応して設けた１組のトランス
ファゲートＴ５，Ｔ６を介して２つの相補型トランスフ
ァゲートに印加することで、高電圧の入力信号Ｄを高電
圧の出力信号Ｑ１又はＱとして伝える。
Description
【０００１】
【産業上の利用分野】本発明はレベル昇圧機能を有する
スイッチ回路に関する。
スイッチ回路に関する。
【０００２】
【従来の技術】ＥＥＰＲＭなどの半導体メモリＩＣで
は、メモリセルへの情報の書込みや読出しを行うとき、
１０Ｖ以上の高電圧を必要とするものがある。通常のＬ
ＳＩ等で使われている電源電圧に比べて２〜３倍の高さ
である。このような高電圧を必要とするＩＣでは、その
電圧ＩＣ外部から与えていた。しかし、近年ではＩＣの
単一電源化が求められており、このような高電圧をＩＣ
内部で自己発生させる方式が取られている。このとき、
高電圧をＩＣ外部から与えていた場合と比べて高電圧発
生回路の電源供給能力が大幅に低下するので、高電圧で
動作する回路を最小限に留めないとＩＣのスピード性能
などが極端に劣化し、動作不能となることがある。この
ような理由により、高電圧信号の発生回路や伝達経路を
制御する信号は、通常の低電圧電源を用いた回路により
制御のために必要となる論理を取って後、レベル変換回
路で高電圧の制御信号として発生させている。
は、メモリセルへの情報の書込みや読出しを行うとき、
１０Ｖ以上の高電圧を必要とするものがある。通常のＬ
ＳＩ等で使われている電源電圧に比べて２〜３倍の高さ
である。このような高電圧を必要とするＩＣでは、その
電圧ＩＣ外部から与えていた。しかし、近年ではＩＣの
単一電源化が求められており、このような高電圧をＩＣ
内部で自己発生させる方式が取られている。このとき、
高電圧をＩＣ外部から与えていた場合と比べて高電圧発
生回路の電源供給能力が大幅に低下するので、高電圧で
動作する回路を最小限に留めないとＩＣのスピード性能
などが極端に劣化し、動作不能となることがある。この
ような理由により、高電圧信号の発生回路や伝達経路を
制御する信号は、通常の低電圧電源を用いた回路により
制御のために必要となる論理を取って後、レベル変換回
路で高電圧の制御信号として発生させている。
【０００３】高電圧信号を切り換えるためのスイッチ回
路とその制御信号発生回路の一例を図３に示し、本回路
の動作を図４に示す動作波形を用いて説明する。
路とその制御信号発生回路の一例を図３に示し、本回路
の動作を図４に示す動作波形を用いて説明する。
【０００４】これらの図において、ＶC は通常のＬＳＩ
等で使われている電源電圧で３〜５Ｖ、ＶP は高電圧電
源の発生レベルで１０Ｖ以上である。スイッチ選択信号
ｓｓと切換基準信号ｓｗが印加されると、論理回路ブロ
ックＬ０でそれらの論理を取り、相補切換信号Ｓ１，Ｓ
２を発生する。そして、これらの信号をレベル変換回路
ＬＳ１，ＬＳ２，で高電圧（ＶP ）レベルの高電圧制御
信号Ｓ１０，Ｓ２０とし、スイッチ回路ＳＷ１に印加す
る。スイッチ回路ｓｗ１は２つのｐＭＯＳトランジスタ
Ｔ１，Ｔ３と２つのｎＭＯＳトランジスタＴ２，Ｔ４で
構成され、相補の高電圧制御信号Ｓ１０，Ｓ２０によっ
て高電圧入力信号Ｄを切り換えて高電圧出力信号Ｑ１，
Ｑ２のどちらかに伝える。図４では制御信号Ｓ１０が高
レベル（ＶP ）、制御信号Ｓ２０が低レベルであるの
で、トランジスタＴ１とＴ２が導通状態、トランジスタ
Ｔ３とＴ４が非導通状態となり、入力信号Ｄは出力信号
Ｑ１として伝えられる。このように、ｐＭＯＳトランジ
スタＴ１又はＴ３のどちらかを非導通状態とするため、
制御信号の高レベルをＶc からＶp に昇圧するレベル変
換回路が必要となる。また、高電圧電源ＶP を用いず、
通常の電源ＶC のみで高電圧信号を発生するレベル変換
回路としては図５に示すものが知られている（特開平１
−２１２１２０）。これでは昇圧容量ＣB を用いて出力
端子ＯＵＴの高レベルを昇圧している。
等で使われている電源電圧で３〜５Ｖ、ＶP は高電圧電
源の発生レベルで１０Ｖ以上である。スイッチ選択信号
ｓｓと切換基準信号ｓｗが印加されると、論理回路ブロ
ックＬ０でそれらの論理を取り、相補切換信号Ｓ１，Ｓ
２を発生する。そして、これらの信号をレベル変換回路
ＬＳ１，ＬＳ２，で高電圧（ＶP ）レベルの高電圧制御
信号Ｓ１０，Ｓ２０とし、スイッチ回路ＳＷ１に印加す
る。スイッチ回路ｓｗ１は２つのｐＭＯＳトランジスタ
Ｔ１，Ｔ３と２つのｎＭＯＳトランジスタＴ２，Ｔ４で
構成され、相補の高電圧制御信号Ｓ１０，Ｓ２０によっ
て高電圧入力信号Ｄを切り換えて高電圧出力信号Ｑ１，
Ｑ２のどちらかに伝える。図４では制御信号Ｓ１０が高
レベル（ＶP ）、制御信号Ｓ２０が低レベルであるの
で、トランジスタＴ１とＴ２が導通状態、トランジスタ
Ｔ３とＴ４が非導通状態となり、入力信号Ｄは出力信号
Ｑ１として伝えられる。このように、ｐＭＯＳトランジ
スタＴ１又はＴ３のどちらかを非導通状態とするため、
制御信号の高レベルをＶc からＶp に昇圧するレベル変
換回路が必要となる。また、高電圧電源ＶP を用いず、
通常の電源ＶC のみで高電圧信号を発生するレベル変換
回路としては図５に示すものが知られている（特開平１
−２１２１２０）。これでは昇圧容量ＣB を用いて出力
端子ＯＵＴの高レベルを昇圧している。
【０００５】
【発明が解決しようとする課題】以上述べたようなスイ
ッチ回路では、本回路を構成するｐＭＯＳトランジスタ
を非導通にするため、高電圧発生用レベル変換回路が特
別に必要になって回路規模が大型化してしまう欠点があ
った。
ッチ回路では、本回路を構成するｐＭＯＳトランジスタ
を非導通にするため、高電圧発生用レベル変換回路が特
別に必要になって回路規模が大型化してしまう欠点があ
った。
【０００６】本発明の目的は、高電圧レベルの制御信号
及びそのためのレベル変換回路を必要とすることなく高
電圧な入力信号を切り換え出力可能なスイッチ回路を提
供することにある。
及びそのためのレベル変換回路を必要とすることなく高
電圧な入力信号を切り換え出力可能なスイッチ回路を提
供することにある。
【０００７】
【課題を解決するための手段】本発明のスイッチ回路
は、導電性の異る第１のトランジスタと第２のトランジ
スタを並列接続して成る第１の相補型トランスファゲー
ト回路と、上記第１及び第２のトランジスタとそれぞれ
同じ導電性の第３及び第４のトランジスタを並列接続し
て成る第２の相補型トランスファゲート回路と、上記第
１及び第４のトランジスタの制御電極を一方の入出力端
子に接続した第５のトランジスタと、上記第２及び第３
のトランジスタの制御電極を一方の入出力端子に接続し
た第６のトランジスタとで構成し、上記第５及び第６の
トランジスタの他方入出力端子から相補の切換信号を印
加した後に、上記第１及び第２の相補型トランスファゲ
ート回路の一方の入出力端子から共通の入力信号を印加
することで、上記切換信号の情報に従って上記第１又は
第２の相補型トランスファゲート回路のどちらかの他方
の入出力端子から出力信号を得ることを特徴とする。
は、導電性の異る第１のトランジスタと第２のトランジ
スタを並列接続して成る第１の相補型トランスファゲー
ト回路と、上記第１及び第２のトランジスタとそれぞれ
同じ導電性の第３及び第４のトランジスタを並列接続し
て成る第２の相補型トランスファゲート回路と、上記第
１及び第４のトランジスタの制御電極を一方の入出力端
子に接続した第５のトランジスタと、上記第２及び第３
のトランジスタの制御電極を一方の入出力端子に接続し
た第６のトランジスタとで構成し、上記第５及び第６の
トランジスタの他方入出力端子から相補の切換信号を印
加した後に、上記第１及び第２の相補型トランスファゲ
ート回路の一方の入出力端子から共通の入力信号を印加
することで、上記切換信号の情報に従って上記第１又は
第２の相補型トランスファゲート回路のどちらかの他方
の入出力端子から出力信号を得ることを特徴とする。
【０００８】
【実施例】以下、図面により本発明を詳述する。
【０００９】図１は本発明に係るスイッチ回路の一実施
例を示す回路図である。図２は図１に示すスイッチ回路
の各部動作波形を示す図である。従来例を示した図３，
４と同一回路及び同一部分には便宜上、同じ記号を用い
ている。これらを用いて本発明をより詳細に説明する。
例を示す回路図である。図２は図１に示すスイッチ回路
の各部動作波形を示す図である。従来例を示した図３，
４と同一回路及び同一部分には便宜上、同じ記号を用い
ている。これらを用いて本発明をより詳細に説明する。
【００１０】図１が図３と異なるのは、レベル変換回路
ＬＳ１，ＬＳ２を除きｎＭＯＳトランジスタＴ５，Ｔ６
をスイッチ回路ｓｗ２に付加した点である。次に動作に
ついて述べる。図３に示した従来例と同様、切換基準信
号ｓｗとスイッチ選択信号ｓｓが入力されると、論理回
路ブロックＬ０はＶC レベルの相補切換信号Ｓ１，Ｓ２
を発生する。ここでは切換信号Ｓ１が高レベル、Ｓ２が
低レベルになるものと仮定する。これらの信号はトラン
ジスタＴ５，Ｔ６を通して節点Ｎ１，Ｎ２と高レベルと
低レベルに充電する。このときの節点Ｎ１のレベルは、
トランジスタＴ５のゲート電圧ＶC1よりトランジスタの
閾値電圧ＶT だけ低い電位となる。ここで、ゲート電圧
ＶC1はＶC ＋ＶT より低い値に設定されるものとする。
次に、高電圧入力信号Ｄを印加すると、トランジスタＴ
１，Ｔ２が導通状態にあるので入力信号Ｄは出力信号Ｑ
１として伝えられる。このときトランジスタＴ１とＴ２
のゲートとソース／ドレイン間の容量を介して節点Ｎ１
の電位は自動的に高くなるが、節点Ｎ２の電位はトラン
ジスタＴ６が導通状態にあるので低レベルのまま昇圧さ
れない。この節点Ｎ１の高レベルＶNHはトランジスタＴ
２とＴ３のゲートとソース／ドレイン間の容量及び節点
Ｎ１寄生容量の大きさにより決まり、これを高電圧レベ
ルＶP とほぼ等しくすることは可能である。こうするこ
とでトランジスタＴ３のソース電位が入力信号Ｄの高レ
ベルＶP になっても非導通状態を保つことができる。も
し、節点Ｎ１の電位がＶP −ＶT より低いと、ｐＭＯＳ
トランジスタＴ３が導通状態となり、出力信号Ｑ２にも
入力信号Ｄが伝えられ、スイッチ回路の機能を果さなく
なる。
ＬＳ１，ＬＳ２を除きｎＭＯＳトランジスタＴ５，Ｔ６
をスイッチ回路ｓｗ２に付加した点である。次に動作に
ついて述べる。図３に示した従来例と同様、切換基準信
号ｓｗとスイッチ選択信号ｓｓが入力されると、論理回
路ブロックＬ０はＶC レベルの相補切換信号Ｓ１，Ｓ２
を発生する。ここでは切換信号Ｓ１が高レベル、Ｓ２が
低レベルになるものと仮定する。これらの信号はトラン
ジスタＴ５，Ｔ６を通して節点Ｎ１，Ｎ２と高レベルと
低レベルに充電する。このときの節点Ｎ１のレベルは、
トランジスタＴ５のゲート電圧ＶC1よりトランジスタの
閾値電圧ＶT だけ低い電位となる。ここで、ゲート電圧
ＶC1はＶC ＋ＶT より低い値に設定されるものとする。
次に、高電圧入力信号Ｄを印加すると、トランジスタＴ
１，Ｔ２が導通状態にあるので入力信号Ｄは出力信号Ｑ
１として伝えられる。このときトランジスタＴ１とＴ２
のゲートとソース／ドレイン間の容量を介して節点Ｎ１
の電位は自動的に高くなるが、節点Ｎ２の電位はトラン
ジスタＴ６が導通状態にあるので低レベルのまま昇圧さ
れない。この節点Ｎ１の高レベルＶNHはトランジスタＴ
２とＴ３のゲートとソース／ドレイン間の容量及び節点
Ｎ１寄生容量の大きさにより決まり、これを高電圧レベ
ルＶP とほぼ等しくすることは可能である。こうするこ
とでトランジスタＴ３のソース電位が入力信号Ｄの高レ
ベルＶP になっても非導通状態を保つことができる。も
し、節点Ｎ１の電位がＶP −ＶT より低いと、ｐＭＯＳ
トランジスタＴ３が導通状態となり、出力信号Ｑ２にも
入力信号Ｄが伝えられ、スイッチ回路の機能を果さなく
なる。
【００１１】以上述べたように、本発明ではスイッチ回
路を構成するｎＭＯＳトランジスタＴ２，Ｔ４を昇圧容
量として兼用することで付加的な素子を用いずに高電圧
を発生でき、従来必要であった高電圧制御信号発生用の
レベル変換回路ＬＳ１，ＬＳ２が不要となる。
路を構成するｎＭＯＳトランジスタＴ２，Ｔ４を昇圧容
量として兼用することで付加的な素子を用いずに高電圧
を発生でき、従来必要であった高電圧制御信号発生用の
レベル変換回路ＬＳ１，ＬＳ２が不要となる。
【００１２】上記実施例ではＶP が正の高電圧の場合を
述べたが、これが負の高電圧の場合でもｎＭＯＳとｐＭ
ＯＳトランジスタを置き替えることで同様の効果が得ら
れる。また、１組のスイッチ回路の中にトランジスタＴ
５，Ｔ６を含めたが、本トランジスタは複数組のスイッ
チ回路に対して共通化することも可能である。
述べたが、これが負の高電圧の場合でもｎＭＯＳとｐＭ
ＯＳトランジスタを置き替えることで同様の効果が得ら
れる。また、１組のスイッチ回路の中にトランジスタＴ
５，Ｔ６を含めたが、本トランジスタは複数組のスイッ
チ回路に対して共通化することも可能である。
【００１３】
【発明の効果】本発明のスイッチ回路によれば、特別な
レベル変換回路が不要であり、回路規模を小さくでき
る。このため、消費電力が低減され、高電圧発生回路の
規模も小さくできる。これらの回路規模の低減によりチ
ップ上の消費電力を低くできる。
レベル変換回路が不要であり、回路規模を小さくでき
る。このため、消費電力が低減され、高電圧発生回路の
規模も小さくできる。これらの回路規模の低減によりチ
ップ上の消費電力を低くできる。
【００１４】
【図１】本発明に係るスイッチ回路の一実施例を示す回
路図。
路図。
【図２】図１のスイッチ回路による高電圧信号切換動作
を説明するための各部の動作波形図。
を説明するための各部の動作波形図。
【図３】従来のスイッチ回路と制御信号発生回路の一例
を示す回路図。
を示す回路図。
【図４】図３のスイッチ回路による高電圧信号切換動作
を説明するための各部の動作波形図。
を説明するための各部の動作波形図。
【図５】昇圧容量を用いたレベル変換回路の一例を示す
回路図。
回路図。
ｓｗ１，ｓｗ２ スイッチ回路 ＬＳ１，ＬＳ２ レベル変関回路 Ｌ０ 論理回路ブロック Ｔ１，Ｔ２，Ｔ１０，Ｔ２０ ｐＭＯＳトランジスタ Ｔ２，Ｔ４，Ｔ５，Ｔ６，Ｔ３０ ｎＭＯＳトランジ
スタ ＣB 昇圧容量 Ｄ 高電圧入力信号 Ｑ１，Ｑ２ 高電圧出力信号 ｓｗ 切換基準信号 ＳＳ スイッチ選択信号 Ｓ１，Ｓ２，Ｓ１０，Ｓ２０ 切換信号 ＶP 高電圧電源
スタ ＣB 昇圧容量 Ｄ 高電圧入力信号 Ｑ１，Ｑ２ 高電圧出力信号 ｓｗ 切換基準信号 ＳＳ スイッチ選択信号 Ｓ１，Ｓ２，Ｓ１０，Ｓ２０ 切換信号 ＶP 高電圧電源
Claims (1)
- 【請求項１】 導電性の異なる第１のトランジスタと第
２のトランジスタを並列接続し成る第１の相補型トラン
スファゲート回路と、上記第１及び第２のトランジスタ
とそれぞれ同じ導電性の第３及び第４のトランジスタを
並列接続して成る第２の相補型トランスファゲート回路
と、上記第１及び第４のトランジスタの制御電極を一方
の入出力端子に接続した第５のトランジスタと、上記第
２及び第３のトランジスタの制御電極を一方の入出力端
子に接続した第６のトランジスタとで構成し、上記第５
及び第６のトランジスタの他方の入出力端子から相補の
切換信号を印加した後に、上記第１及び第２の相補型ト
ランスファゲート回路の一方の入出力端子から共通の入
力信号を印加することで、上記切換信号の情報に従って
上記第１又は第２の相補型トランスファゲート回路のど
ちらかの他方の入出力端子から出力信号を得ることを特
徴とするスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326663A JPH07183783A (ja) | 1993-12-24 | 1993-12-24 | スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326663A JPH07183783A (ja) | 1993-12-24 | 1993-12-24 | スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183783A true JPH07183783A (ja) | 1995-07-21 |
Family
ID=18190282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5326663A Pending JPH07183783A (ja) | 1993-12-24 | 1993-12-24 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183783A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277789A (ja) * | 2005-03-28 | 2006-10-12 | Sony Corp | シフトレジスタおよび表示装置 |
| JP2012075048A (ja) * | 2010-09-29 | 2012-04-12 | Dainippon Printing Co Ltd | 論理否定型電子回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057141A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | スイツチ回路 |
-
1993
- 1993-12-24 JP JP5326663A patent/JPH07183783A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057141A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | スイツチ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277789A (ja) * | 2005-03-28 | 2006-10-12 | Sony Corp | シフトレジスタおよび表示装置 |
| JP2012075048A (ja) * | 2010-09-29 | 2012-04-12 | Dainippon Printing Co Ltd | 論理否定型電子回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970218 |