JPH071880B2 - 多重信号分離回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多重ディジタル通信における多重信号分離回路
に関する。

〔従来の技術〕

従来、この種の多重信号分離回路において、多重信号を
分離，出力する処理は、多数のゲート回路により行なわ
れていた。

〔発明が解決しようとする問題点〕

上述した従来の構成においては、その論理が複雑であ
り、設計が難かしい、部品数が増大するなどの欠点があ
った。

〔問題点を解決するための手段〕

本発明の目的は上述した欠点を解決した多重信号分離回
路を提供することにある。このため、本発明では多重信
号を分離し出力する処理をソフトウェア化し、ROMに書
き込むことで目的を達成している。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す回路図、第２図及び第
３図は第１図の動作タイミングを示す図である。本発明
の多重信号分離回路は第１図に示されるように、多重信
号が入力される入力端子１と、カウンタ２と、過去に入
力された多重信号のデータを保存しておくRAM3と、多重
信号101とカウンタ２で作られる分離アドレス102とRAM3
の出力103〜107とから分離信号108〜112を出力するROM4
と、分離信号108〜112の出力タイミングを調整するフリ
ップフロップ５と、フリップフロップ５の出力をある一
定のタイミングでRAM3へ伝達するためのバッファ６とか
ら構成されている。

本実施例では多重信号分離回路を、多重ディジタル通信
回線における回線状態のチェックを行なう過程で使用し
ている。このチェックはハンドリンググループと呼ばれ
るある一定のビット数ごとに設けられる回線の動作状況
をあらわすデータ（ステータスビット）の値により行な
われる。本実施例では入力信号として、ハンドリンググ
ループが384Kビット/S、回線の動作状況をあらわすデー
タはハンドリンググループあたり１ビット、通信スピー
ド2Mビット/Sの信号を４本たばねて１本の8Mビット/Sの
信号にし、この8Mビット/Sの信号のうち回線の動作状況
をあらわすデータのみを８本分、計160ビットのデータ
を、256の多重アドレスをもつフレームに多重化した信
号が使用される。この信号のフレーム構成は第２図(a)
に示されている。このフレーム形式は2Mビット/Sの通信
スピードに対して定められ、カウンタ２で作られる０〜
255の多重アドレスに、160の情報をもたせることができ
ればどのような形式でもかまわないが、便宜上第２図
(a)に示される、多重化アドレス０〜７及び128〜135が
空き、その他の部分は８個のデータと４個の空きという
パターンが連続したフレームを採用している。

カウンタ２は16ビットカウンタで、8MHzの周波数で動作
している。この8MHzのカウンタを動作周波数2MHzのカウ
ンタとして使用するために、カウンタ２の下位ビットを
無視し、３ビット目からを使用している。具体的には、
カウンタ２の３ビット目から10ビット目までの８ビット
は多重信号101の多重アドレスすなわちRAM3のアドレス
として、11ビット目から16ビット目までの６ビットはフ
レーム数を表わす信号として使用されている。また、同
時に11ビット目から13ビット目までの３ビットで多重信
号の分離アドレス102を生成している。

ところで、第３図(a)は第２図(a)に示される多重信号10
1のフレーム構成における第８タイムスロット（アドレ
ス８）のデータを、第４図に示される様に48フレーム分
取り出して、１フレーム目から順に並べて書いたもので
ある。多重信号101が、１フレーム目から８フレーム目
までの内容を６回くりかえす構成をとっているため、第
３図(a)も同様な記述がなされている。ここで、くりか
えされる８フレームのデータのうち、本実施例で意味を
持つのは２フレーム目から６フレーム目までの５フレー
ムで、各フレームのデータはそれぞれ回線の動作状況を
表わしている。その他３フレームの内容は問わないが、
後処理などの容易さのために３タイムスロット用意され
ている。

RAM3は多重された160回線の動作状況を表わす最新デー
タを常に保存している。この最新データはRAM3に書き込
まれてからRAM3のアドレスが255変化して、次フレーム
の同アドレスになり、新データである多重信号101と同
時にRMO4へ出力された後、バッファ６を通じて最新のデ
ータに書きかえられるまで保存されている。RAM3に回線
ごとのデータが保存される理由は、意味を持つ５つのデ
ータのうち１フレームの入力につき１つのデータが更新
されるため、常に５ビットの出力を与えるためには残り
４つのデータを保存しておく必要があるためである。保
存は、カウンタ２から与えられるアドレスにより行なわ
れる。

RMO4は、多重信号101及び分離アドレス102、RAM3からの
過去の状態を表わすデータ103〜107の全てから、入力回
線の最新動作状況を表わすデータを出力する。この処理
は、ROM4内にあらかじめ書かれたデーブルによって第３
図に示されるように行なわれる。第３図(g)は多重信号1
01のタイムスロット８（アドレス８）に対応する分離ア
ドレス102を、第３図(f)と同様に48フレーム分並べて書
いたものである。前述した通り、回線の動作状況を表わ
すデータの１区切りである48フレームは先頭の８フレー
ムの内容が６個くりかえされる構成であるので、先頭の
８フレームを処理すればよく、そのため分離アドレス10
2は、９フレーム目から48フレーム目まで零になるよう
にカウンタ２とROM4との間に設けられたゲート回路（図
示せず）により作成されている。RMO4は、RAM3から入力
された５つのデータのうち、分離アドレスに対応したデ
ータを書きかえ、新しい回線の動作状況を表わすデータ
として５つのデータを108〜112へ出力するようなデーブ
ルで構成されている。分離アドレス102と書きかわるデ
ータとの対応は第５図に示す表に、実際の動作は第３図
に示す。第５図において、分離アドレス102の値が0,6,7
の場合は、RAM3からの入力信号をそのまま出力すること
を表わしている。RMO4の出力の具体例として、３フレー
ム目で多重アドレスが８、分離アドレスが２つの場合、
分離アドレスの値から第３図(d)に示されるようにST1−
ｂが書きかえられ、ROM4の出力ST1−a,ST1−b,ST1−
ｃ′,ST1−ｄ′,ST1−ｅ′となる。第３図において、′
（ダッシュ）の付いたデータは書きかえられる前のデー
タを表わしている。

フリップフロップ５は、ROM4の出力信号を第２図(d)に
示すようにリタイミングして、出力端子７〜11及びバッ
ファ６へ出力している。この処理は、ROM4の出力の時間
的なずれを無くして出力することで、本回路の出力を他
の回路などで使用しやすくするために行なっている。

バッファ６は、フリップフロップ５から入力されたデー
タを、第２図(e)に示されるパルスに従ってRAM3へ供給
する。このパルスは、カウンタ２の最下位２ビットを利
用して作成しており、バッファ６はパルスがLowレベル
になるとRAM3へデータを供給する。

本回路の出力は例えば回線の保守，点検等に利用されて
いる。

〔発明の効果〕

以上説明したように本発明は、多重信号の分離において
従来多数のゲート回路で行なっていた処理をROMやRAMな
どの簡単なハードで行なうことにより、部品点数の少な
い多重信号分離回路を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示した回路図、第２図
(a)，(b)，(c)，(d)，(e)及び第３図(a)，(b)，(c)，
(d)，(e)，(f)，(g)は第１図の動作を示したタイミング
図、第４図は第２図(a)から第３図(a)への変換方法を説
明する図、第５図は分離アドレスと書きかえられるデー
タの対応表を示す図である。 第１図において、 １……多重信号入力端子、２……カウンタ、３……RA
M、４……ROM、５……Ｄ−フリップフロップ、６……バ
ッファ、7,8,9,10,11……出力端子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】多重フレーム構成を有する信号が入力され
   る入力端子と、該入力信号に同期して動作するカウンタ
   と、該カウンタの出力をアドレスとし新しい信号に書き
   かえられるまで、分離された前記入力信号を保存するラ
   ンダムアクセスメモリと、前記入力信号と、前記カウン
   タの出力する分離アドレスとから前記ランダムアクセス
   メモリに保存されている信号のうち、前記分離アドレス
   に対応するデータを書きかえて出力するリードオンリー
   メモリと、前記リードオンリーメモリと前記ランダムア
   クセスメモリとの間に配置されある決まったタイミング
   で前記リードオンリーメモリの出力信号を前記ランダム
   アクセスメモリに供給するバッファメモリとから構成さ
   れたことを特徴とする多重信号分離回路。