JPH07193243A - 共通ベース領域を有するトランジスタ - Google Patents

共通ベース領域を有するトランジスタ

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JPH07193243A
JPH07193243A JP6309435A JP30943594A JPH07193243A JP H07193243 A JPH07193243 A JP H07193243A JP 6309435 A JP6309435 A JP 6309435A JP 30943594 A JP30943594 A JP 30943594A JP H07193243 A JPH07193243 A JP H07193243A
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ステファン・ピー・ロブ
William L Fragale
ウィリアム・エル・フラガル
Paul J Groenig
ポール・ジェイ・グローニグ
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 共通ベ−ス領域を有するトランジスタと効率
的、かつ、有効な配置を有するトランジスタを提供す
る。 【構成】 トランジスタは、単一の共通ベース領域によ
って構成される。ベース領域内に、１つ以上のソース領
域が形成される。共通ベースとソース領域の上に、１つ
以上のゲート領域が載る。代替の実施例においては、ゲ
ート領域は、中心部が高くなる。さらに別の実施例にお
いては、特定のソース領域が交差接続される。また、多
結晶シリコン・パターンを用いて、ゲート・フィンガ・
フィード・ネットワークと、最長ダイ寸法の１／２未満
の長さをもつゲート・フィンガとを設けてもよい。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体デバイスに関し、
さらに詳しくは、共通ベース領域を有するトランジスタ
と効率的かつ有効な配置を有するトランジスタに関す
る。
【０００２】
【従来の技術】従来、パワ−ＭＯＳＦＥＴ（金属酸化物
シリコン電界効果トランジスタ）などの縦型トランジス
タ（vertical-type transistors)は、不連続的な個別の
能動領域を規定する不連続的な個別のベース領域セルで
構成される。多くのこのような領域で構成される典型的
なデバイス・ダイにおいては、これらの領域は電気的に
結合され、単一のトランジスタとして動作する。個別の
セルを用いると、ある種の欠点が生ずる。たとえば、各
セルのベース−エミッタ領域は、最大のエネルギを得る
ためには短絡しなければならない。さらに、セルの角
が、降伏電圧(breakdown voltage) に悪影響を与える。
【０００３】さらに、ストライプなどの、セルの代替と
なるトランジスタ構造もある種の欠点を有する。たとえ
ば、ストライプ配置のトランジスタは、生来的に縦長の
ゲート・フィンガで構成される。これらの縦長のゲート
・フィンガに電気接触子を設け、トランジスタをオンま
たはオフする。従来、縦長のゲート・フィンガに対する
電気的接続部は、最も外端に作られる。端部でゲート・
フィンガに対して接触すると、ゲート・フィンガにフィ
ンンガの長さに従って可変する抵抗が生ずる。その結
果、トランジスタの性能特性が、ゲート・フィンガの長
さに従って可変する。このような状態が望ましいのもの
でないことを、当業者には認識されたい。
【０００４】
【発明が解決しようとする課題】その結果、個々の離散
的セルの問題をなくするトランジスタが必要とされる。
さらに、効率的で有効な配置を有し、トランジスタの性
能パラメータがデバイスの異なる場所で大きく可変しな
いトランジスタが必要とされる。
【０００５】
【実施例】一般的には、本発明の好適な１つの実施例
は、単一の共通な「ベース領域(bose region) 」を有す
る金属酸化物シリコン電界効果トランジスタ（ＭＯＳＦ
ＥＴ：Metal Oxide Silicon Field Effect Transistor
）である。このベース領域は、当業者からは、ボディ
領域，タブまたはウェルと呼ばれることもある。当業界
において典型的なエンハンスメント・モードＮチャネル
ＭＯＳＦＥＴにおいては、ベース領域はＰ＋型およびＰ
型にドープされて電界効果トランジスタのチャネル領域
を提供する構造の領域である。さらに、同様の技術が絶
縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ：Insu
lated Gate Bipolar Transistors）および、Ｐチャネル
ＭＯＳＦＥＴにも適用されることを当業者には、理解さ
れたい。単一の共通ベース領域を有するデバイスは、個
々のセル・デバイスに見られる外側の角がないので、降
伏電圧が改善される。さらに、単一の共通ベース領域デ
バイスは、開放ベース電子なだれ注入（open base aval
anche injection ）の可能性が削減される。
【０００６】より詳細に理解するために図面を参照し
て、図１は本発明の実施例によるＭＯＳＦＥＴの一部分
の簡略化された断面図である。さらに詳しくは、ＭＯＳ
ＦＥＴ１００は、縦型積層(vertically stacked)半導体
構造である。トランジスタ１００は、エンハンスメント
・モードＮチャネルＭＯＳＦＥＴである。トランジスタ
１００は、Ｎ＋型基板１０２によって構成される。当技
術で周知の方法により、Ｎ型エピタキシャル層１０４が
基板１０２上で充分な厚みにまで成長する。
【０００７】Ｐ型領域１０６は、図２の上面図でさらに
図示するより大きな共通ベース領域の一部である。Ｐ型
領域１０６は、領域の下側ローブ（lower lobe）である
Ｐ＋領域１０８と、領域の上側ローブ（upper lobe）で
あるＰ領域１１０とによって構成される。
【０００８】トランジスタ１００は、Ｎ＋型にドープさ
れるソース領域１１２によってさらに構成される。ソー
ス領域１１２は、通常は、共通ベース領域１０６の上側
ローブ領域１１０内にある。
【０００９】さらに、トランジスタ１００は、特定の動
作パラメータを改善するＮ型にドープされた層１１４を
含む。層１１４は、デバイスのゲートの形成に先立って
形成されるので、プリゲート(pre-gate)注入層と呼ばれ
ることがある。領域１１２と層１１４のＮ型ドーピング
は、第１ドーパント(dopant)型と見なされる。特に層１
１４は、トランジスタのオン抵抗（on-resistance ）を
削減する。
【００１０】酸化物部分１１６は、トランジスタ１００
の第１表面１１８上にある。酸化物層１１６の端部は、
共通ベース領域１０６の上側ローブ部分１１０と、ソー
ス領域１１２とに重なる。ゲート部分１２０は、酸化物
部分１１６の上にある。当業者は、図１に示されるＭＯ
ＳＦＥＴの動作ならびに、図示されたデバイス作成のた
めに用いることのできる処理技術をよくご存じであろ
う。トランジスタ１００は、第１表面１１８と底面であ
り第１表面１１８と平行な第２表面１２２との間に縦に
電流を伝える。
【００１１】図２を参照して、本発明の実施例の重要な
新規の特徴の１つを特に図示する。さらに詳しくは、図
２は、本発明の実施例によるトランジスタ２００の簡略
化された上面図である。トランジスタ２００は、番号１
をつけた破線で示す図１のトランジスタ部分１００を含
む。トランジスタ２００は、単一の共通ベース領域２０
２から構成される。単一の共通ベース領域２０２は、Ｐ
＋形部分２０４と、Ｐ型部分２０６とを含む。領域２０
６を規定する図２の直線は、Ｐ型濃度（concentration)
のＰ＋からＰ−への遷移を示すに過ぎない。より良く理
解するために図１を簡単に参照して、Ｐ＋型部分２０４
がベース領域１０６の下側ローブ１０８を形成する。さ
らに、Ｐ型部分２０６が、ベース領域１０６の上側ロー
ブ１１０を形成する。さらに、ソース領域１１２を図２
の上面図から見ることができる。さらにまた、ゲート１
２０が図２の上面図に見られる。
【００１２】トランジスタ部２０８のゲートを図２から
除去して、ゲートの下にある部分の詳細を現す。さらに
詳しくは、エピタキシャル部２１０が現れる。再度図１
を参照して、エピタキシャル部２１０は部分１２４と同
様で、ゲート１２０の下に中心を有する。
【００１３】本発明の実施例によるトランジスタ２００
の一定の顕著な特徴が、図２に示される上面図によって
現れる。特に、トランジスタ２００は、エピタキシャル
部（たとえば、部分２１０）があるいくつかの小さな領
域を有する単一の共通ベース領域２０２から構成され
る。この特定の実施例の幾何学形状では、単一の共通ベ
ース領域２０２は、ストライプ型のベース領域と見なさ
れる。ストライプは、図では縦にエピタキシャル部２１
０間に走ると見なされる。トランジスタ２００や同様の
トランジスタは、少なくとも２つのこのような縦長のベ
ース部分、またはストライプから構成される。ストライ
プは、ベース領域境界２１２により全体的に結合され
る。ベース領域境界２１２は、共通ベース領域２０２の
長方形の外端部である。
【００１４】図２を参照して、ソース領域１１２は、共
通ベース領域２０２の部分２０８内に形成される。さら
に詳しくは、図示される実施例においては、ソース領域
１１２は対向する平行な縦長の領域である。
【００１５】ベース領域２０２とソース領域１１２との
上には、ゲート領域１２０がある。図示される実施例に
おいては、ゲート領域１２０は縦長のゲート領域または
ゲート・フィンガから構成される。
【００１６】図３は、トランジスタ２００の部分２０８
の別の実施例の簡略化された断面図である。図３に図示
される実施例と図１に図示される実施例との顕著な違い
の１つは、酸化物層３１６の構造である。酸化物層３１
６は、中央部３１８と端部３１９を有する。中央部３１
８は、端部３１９よりも高い。ゲート酸化物層３１６の
構造は、周知の処理技術により実現される。多結晶シリ
コン・ゲート３２０がゲート酸化物層３１６の上に形成
される。ゲート酸化物層３１６の形状のために、多結晶
シリコン・ゲート３２０は高くなった中央部３２１、お
よび、端部３２２を含む。中央部３２１は、端部３２２
よりも高い。
【００１７】ゲート酸化物層３１６、および、多結晶シ
リコン・ゲート３２０の構造は、デバイスのゲート−ド
レイン容量が小さくなるという利点を提供する。ドレイ
ンは、デバイスの底面３２４上の電気接点と見なされる
ことを、当業者に理解されたい。さらに、層３１６とゲ
ート３２１の構造は、プリゲート注入層３２６をゲート
３２０の中央部３２１の下で不連続にするという効果を
有する。ゲートの中央部下で領域が不連続になること
で、動作パラメータも改善される。たとえば、高電圧デ
バイスのオン抵抗が改善される。
【００１８】図４は、本発明によるトランジスタの別の
実施例を示す。さらに詳しくは、図４のトランジスタ４
００は、図２のトランジスタ２００と非常に類似する
が、特定の隣接するソース領域が交差接続される。さら
に詳しくは、縦長のソース領域４０２が、領域４０４に
より隣接する縦長のソース領域と交差接続される。領域
４０４は、縦長のソース領域４０２と性質が類似するＮ
＋型にドープされた領域である。交差接続されたソース
領域がもたらす利点を図５に示す。
【００１９】図５は、図４の配置によるトランジスタの
一部分の断面図である。さらに詳しくは、図５は２つの
デバイス部分５００，５０２を示す。図５の構造は、図
１の構造と非常に似る。さらに、図５は多結晶シリコン
・ゲート５０６を覆う絶縁酸化物層５０４も示す。絶縁
酸化物層５０４の上には、金属層５０８がある。金属層
５０８はデバイスのソース電極を提供することを、当業
者には理解されたい。その結果、金属層５０８が縦長の
ソース領域５１０に接触することが重要であることを認
識されたい。
【００２０】デバイスの密度が大きくなるにつれて、ト
ランジスタ部分５００と５０２との間の全体部分内で、
縦長のソース領域５１０を長くするために用いることが
できる余地はますます小さくなる。しかし、金属層５０
８に対する良好な電気接触子が必要である。その結果、
交差接続する領域５１２が提供される。交差接続領域５
１２により、金属層５０８から縦長のソース領域５１０
に対する充分で実質的な電気接点が提供される。結果と
して、より高いパッキング密度が得られる。
【００２１】図６を参照して、本発明によるトランジス
タ・ダイ全体の特に効率的で有効な配置を図６に示す。
ダイの配置をよく示すために、図６は、ゲート・フィン
ガ６０４，６０６，６０８，６１０によって表わされる
ゲート・フィンガとなるパターン化された多結晶シリコ
ン６０２を示す。図６は、図６をよりよく理解できるよ
うに図２の簡略図と関係付けられる。さらに詳しくは、
図６のゲート・フィンガ６０４は、図２のゲート・フィ
ンガ１２０に対応する。ダイ６００のパターン化された
多結晶シリコン６０２内の開口部６１２は、２個のゲー
ト・フィンガ１２０間にある図２の開口部に対応する。
図２を参照して、この開口部がソース領域１１２を露出
することがわかる。しかし、分かりやすくするために、
図２の１１２などのソース領域の詳細は、図６の開口部
６１２内には図示されない。しかし、このようなソース
領域はパターン化された多結晶シリコン６０２を貫通す
る開口部６１２により露出されることを理解されたい。
【００２２】この配置の独自性を理解するために図６に
戻ると、ダイ６００のトランジスタ・デバイスを動作さ
せるためには、フィンガ６０４，６０６，６０８，６１
０によって表わされるすべてのゲート・フィンガと、開
口部６１２によって表わされるパターン化された多結晶
シリコン６０２内の開口部によって露出されるソース接
点領域とに対して、電気接点が必要であることを行わね
ばならないこと、当業者に理解されたい。さらに、図示
されないが、ダイ６００の底面に対して第３の「ドレイ
ン」電気接点を必要とすることも認識されたい。ダイの
製造を簡単にし、コストを下げるためには、ゲート・フ
ィンガと、金属の同一の単一水平面を有するゲート・フ
ィンガ間のソース接点領域とに対して電気接触子を提供
することが望ましい。この考えは、図７を参照するとさ
らに理解される。
【００２３】図７は、ダイを覆う金属の単一の水平面７
００をさらに有する図６のダイ６００を示す。図６およ
び図７を両方とも参照して、金属層７００の部分７０２
がパターン化されたゲート・フィンガに対して電気接触
子を提供し、部分７０４が多結晶シリコン・ゲート・フ
ィンガ６０４，６０６，６０８，６１０により露出され
る開口部６１２内のソース領域に対して、連続的な電気
接点を提供することがわかる。パターン化された多結晶
シリコン６０２は、金属層７００が形成される前に、部
分７０４が形成される領域内で誘電体により覆われるこ
とを、当業者には理解されたい。その結果、金属層部分
７０４がソース領域（たとえば、６１２）に接触し、そ
の上ゲート・フィンガ（たとえば、６０４）からは絶縁
される。さらに、多結晶シリコン・ゲート・フィンガに
接触する金属層部分７０２は、ソース領域に接触する金
属層部分７０４から、空隙(gap) ７０６により分離され
ることがわかる。
【００２４】配置の更なる説明のために図６に戻って、
この配置はゲート・フィンガ（たとえば、フィンガ６０
４）の長さを短くすることを要求することがわかる。こ
こでいう長さとは、ゲート・フィンガ上の最も遠い点か
らゲート・フィード・ネットワークまでの距離を意味す
る。ゲート・フィード・ネットワークは、図７の金属層
部分７０２の下にあるパターン化された多結晶シリコン
層６０２の一部分である。結果として、ゲート・フィー
ド・ネットワークは、伸張するフィード・フィンガ６１
４，６１６と周辺リング６１８とを含む。
【００２５】ゲート・フィンガの抵抗はその長さに従っ
て大きくなるので、ゲート・フィンガの長さを小さくす
ることが望ましい。その結果、トランジスタの動作パラ
メータはゲート・フィンガの長さに従って可変する。そ
のために、ゲート・フィンガの長さに従ってトランジス
タの動作パラメータが大きく変動しなくなる点まで、ゲ
ート・フィンガの長さを短くしなければならない。
【００２６】図６の配置は、２個の伸張するフィード・
フィンガ６１４，６１６を周辺リング６１８に沿って有
するゲート・フィード・ネットワークを提供することに
よって、比較的短いゲート・フィンガ長を提供する。こ
の構造では、一般に矢印６２０で示されるダイの「上
側」部分からなるゲート・フィンガ全体が、ダイ６００
の長さの１／６未満のゲート・フィンガ長を有すること
がわかる。これは、これらのゲート・フィンガのそれぞ
れが両側から電力供給を受けて、フィード・フィンガが
ダイを１／３ずつに分割するためである。フィンガ６１
０に代表されるゲート・フィンガは、ダイ６００の実装
中にワイヤ・ボンドを接着するために提供される金属部
分７０６（図７）の下にある多結晶シリコン部分６２２
により、はるかに小さくなり、これが利点となる。
【００２７】上部６２０の第１群のゲート・フィンガが
トランジスタの良好な性能にとって適した長さであると
すると、フィード・フィンガ６１４，６１６が、すべて
のゲート・フィンガが同じ長さを有するようにダイ６０
０の幅全体になぜ広がらないのかという疑問が起こるか
も知れない。この答えは、図７にある。図７を参照し
て、フィード・フィンガ６１４，６１６がダイ６００の
幅全体に広がるとすると、金属層部分７０４が３つの別
々の不連続で、電気的に接続されない部分に分割されて
しまうことに注目されたい。しかし製造中には、金属層
部分７０４を介して、ワイヤ・ボンド７１０として図示
されるような単一のワイヤ・ボンドでデバイスのソース
に接触することが望ましいことに留意しなければならな
い。その結果、金属層部分７０４は、連続しなければな
らない。
【００２８】図６に戻って、矢印６２２によって示さ
れ、フィンガ６０８で代表される領域の第２群のゲート
・フィンガがなぜ提供されるのかを理解されたい。第２
群のゲート・フィンガ６２２は、第１群のゲート・フィ
ンガ６２０と垂直に整合され、パターン化された多結晶
シリコンの部分６２４に沿ってゲート・フィード・ネッ
トワークの周辺リング６１８により電力供給を受ける。
これらのゲート・フィンガが垂直でないと、デバイスの
幅全体に広がって、望ましくないほど長くなってしま
う。一般に矢印６２６によって示されるゲート・フィン
ガもまた、適切な短さであることに注目されたい。その
結果、図６によって示される配置は、少なくとも、ダイ
６００の長さと幅のうちの長いほうの半分より短い長さ
を有するゲート・フィンガを提供する。
【００２９】図８および図９には、トランジスタ・ダイ
６００の有利な製造方法が示される。図８は、矢印８ー
８により示され、ゲート・フィンガを覆う誘電体とその
誘電体を覆う金属層部分７０４（図７）とをさらに有す
るダイ６００の一部分の側面断面図である。当業者には
図示されたデバイスを得るために種々の方法が認識され
るだろうが、特定の段階を実行するための特定の有利な
方法を示すためにこの過程が一般的に示される。さら
に、関連のある段階だけが論じられるので、当技術にお
いて周知の中間段階があることを理解されたい。
【００３０】好適な実施例により、Ｎ型半導体基板８０
０が提供される。まず、Ｐ＋注入が実行されＰウェル部
分８０２が形成される。これはタブまたはベース部分と
も呼ばれる。詳細に前述されたように、ベース部分はす
べてが、単一の連続ベースである。この注入の注目すべ
き特徴の１つは、注入物として正の(positive)フォトレ
ジストをベースにしたラテックスが用いられる。通常、
負のフォトレジストに比べて分解能が大きいので、正の
フォトレジストが望ましい。ゲート・フィンガ８０４間
の間隔をできるだけ小さくすることが望ましいことを認
識されたい。その結果、注入部分８０２の幅によってゲ
ート・フィンガ８０４の間隔が制約されるので、注入部
分８０２の幅をできるだけ狭くすることが望ましい。
【００３１】部分８０２の注入後に、酸化物部分８０６
を形成するゲート酸化物層が形成される。次に、ゲート
・フィンガ８０４になる多結晶シリコン層がゲート酸化
物層上に付着される。これらの層はいずれも、初めは連
続したシートとして形成され、その後でエッチングによ
りフィンガが規定されることを理解されたい。
【００３２】次に、多結晶シリコン層がパターン化され
て、ゲート・フィンガが形成される。ゲート・フィンガ
８０４を規定するために、周知のエッチング技術が用い
られる。しかし、前述のマスキング段階のように、ここ
でも正のフォトレジストを用いて、負のフォトレジスト
で得られるよりも精密な規定(fine definition) を提供
する。ゲート・フィンガの下になるゲート酸化物層は、
最初は同形の皮膜として残され、それを介して注入（Ｐ
−チャネル，Ｎ＋ソース）が実行される。
【００３３】部分８０８の注入の後で、マスクが規定さ
れ、それを介してソース領域８１０が注入される。特定
の好適な実施例においては、エンド型(endtype) のソー
ス領域８１０が注入されるマスクが構築されて、図４に
示されるように一定の隣接するソース領域が交差接続さ
れることを思い出してほしい。さらに、一定の好適な用
途においては、Ｎ＋ソース領域８１０を注入するための
フォトリソグラフィ処理は、精密な幾何学形状を得るた
めに正のフォトレジストを利用する。
【００３４】さらにフォトリソグラフィック処理が行わ
れて、ソース領域８１０，Ｐタブ領域８０２およびゲー
ト多結晶シリコンに対する金属接点のためのプリオーミ
ックが提供される。ゲート酸化物部分８０６および誘電
体８１４が、この段階でパターン化される。ここでも正
のフォトレジストが用いられて、極端に小さいストライ
プ間隔を考慮すると必要になる精密な幾何学形状が得ら
れる。
【００３５】最終段階の１つは、ソース領域８１０とＰ
タブ領域８０２に対するオーミック接点(ohmic contac
t) が提供されるアルミニウム８１２の付着であること
を、当業者には理解されたい。
【００３６】図９には、図６に示される部分９の拡大図
が示され、特にゲート・フィンガ８０４（図８から）を
含むパターン化された多結晶シリコン層６０２（図６か
ら）に関して、Ｐ＋領域８０２（図８にも見られる）を
形成するための注入の配置が示される。図９は、領域８
０２を有する注入層９００に関する重要な特徴を示す。
さらに詳しくは、すべての「角」、たとえば、角９０２
は「内側の角」である。すなわち、層９００全体が開放
されたスタブ（外側コーナー）を持たず、配置全体を通
じて内側の角９０２だけがあるように設計（配置）され
る。このように内側の角の配置にする理由は、トランジ
スタのベース抵抗は周知のようにＰ＋注入ドープ濃度に
直接的に関係するという事実による。注入層９００が注
入されて、次に通常のデバイス作成中に拡散されると、
内側の角にあるＰ不純物は、重なり合うように拡散する
傾向がある。その結果、角のＰ＋ドープ濃度が大きくな
り、そのために角領域のベース抵抗が小さくなる。一
方、注入層９００に開放スタブ（外側コーナー）が含ま
れると、Ｐ＋注入物は拡散するにつれて薄まる。Ｐ＋注
入物が減少するとベース抵抗が大きくなり、Ｐ＋注入物
が薄まる被絶縁部でデバイスの不良が起こりやすくな
る。
【００３７】以上、効率的で有効なデバイス・配置、改
良されたエネルギ，降伏電圧、オン抵抗の低下、容量の
低下、パッキング密度を上昇という利点を提供すること
のできるトランジスタが提供されたことを理解された
い。
【００３８】本発明の特定の実施例を図示および説明し
たが、当業者には更なる改良および改善が可能であろ
う。そのため、本発明は図示された特定の形式に限られ
るものでなく、添付の請求項には本発明の精神と範囲か
ら逸脱しないすべての改良が含まれることを理解された
い。
【図面の簡単な説明】
【図１】本発明の実施例による縦型ＭＯＳトランジスタ
の簡略化された断面図である。
【図２】本発明の実施例によるトランジスタの簡略化さ
れた上面図である。
【図３】本発明によるトランジスタの別の実施例の簡略
化された断面図である。
【図４】本発明によるトランジスタの別の実施例の部分
的な上面図である。
【図５】本発明によるトランジスタの別の実施例の簡略
化された断面図である。
【図６】ゲート・フィンガを形成するパターン化された
多結晶シリコンを含むトランジスタ・ダイの配置を示す
簡略化された上面図である。
【図７】金属水平面をさらに含む図６の半導体ダイの上
面図である。
【図８】トランジスタの一部を表す簡略化された断面図
である。
【図９】図６の部分の拡大図である。
【符号の説明】
１００ ＭＯＳＦＥＴ １０２ 基板 １０４ Ｎ型エピタキシャル層 １０６ Ｐ型領域 １０８ Ｐ＋領域 １１０ Ｐ領域 １１２ ソース領域 １１４ Ｎ型ドープ層 １１６ 酸化物 １１８ 第１表面 １２０ ゲート １２２ 第２表面 １２４ 部分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・エル・フラガル アメリカ合衆国アリゾナ州スコッツデー ル、イースト・ターコイズ・アベニュー 6527 (72)発明者 ポール・ジェイ・グローニグ アメリカ合衆国アリゾナ州フェニックス、 ウエスト・サン・ジュアン・アベニュー 4109

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１表面（１１８）と前記第１表面（１
    １８）に平行な第２表面（１２２）とによって構成され
    る縦型に積層された半導体構造（１００）であって、前
    記第１表面（１１８）から前記第２表面（１２２）に電
    流を伝えるように構築された構造；単一の共通ベース領
    域（２０２）；および第１材料によって構成される１つ
    以上のソ−ス領域であって、前記１つ以上のソース領域
    （１１２）は、前記単一の共通ベース領域（２０２）内
    に形成され、前記１つ以上のソース領域（１１２）の特
    定の隣接する領域が前記第１材料と交差接続（４０４）
    されるソース領域（１１２）；によって構成されること
    を特徴とするトランジスタ。
  2. 【請求項２】 共通ベース領域（２０２）；前記共通ベ
    ース領域（２０２）内に形成された１つ以上のソース領
    域（１１２）；および前記共通ベース領域（２０２）と
    前記１つ以上のソース領域（１１２）の上にある１つ以
    上のゲート領域（１２０）であって、前記ゲート領域
    （１２０）のそれぞれが断面図を有する縦長のゲート・
    フィンガ（３２０）によって構成され前記断面図は、中
    央部（３２１）および端部（３２２）を有し、前記中央
    部（３２１）が前記端部（３２２）より厚いゲート領域
    （１２０）；によって構成されることを特徴とするトラ
    ンジスタ。
  3. 【請求項３】 共通のストライプ型ベース領域（２０
    ２）；第１ドープ材料によって構成される複数の縦長ソ
    ース領域（５１０）であって、前記共通ストライプ型ベ
    ース領域（２０２）内に形成された前記複数のソ−ス領
    域（５１０）、前記ソース領域（５１０）の特定の隣接
    する領域が前記第１ドープ材料と交差接続（５１２）さ
    れるソース領域（５１０）；および前記共通ストライプ
    型ベース領域（２０２）と前記１つ以上のソース領域
    （５１０）の上にある１つ以上のゲート・フィンガ（１
    ２０）；によって構成されることを特徴とする縦型トラ
    ンジスタ。
  4. 【請求項４】 長さと幅を有する半導体ダイ（６０
    ０）；複数のゲート・フィンガ（６０４，６０６，６０
    ８，６１０）によって構成されるパタ−ン化されたゲ−
    ト領域であって、複数のソース接点領域（１１２）を露
    出する前記パターン化されたゲート領域（６０２）；ゲ
    ート・フィード・ネットワーク（６１４，６１６，６１
    ８）；前記ゲート・フィンガ上の最も遠い点から前記ゲ
    ート・フィード・ネットワーク（６１４，６１６，６１
    ８）までの距離であるゲート・フィンガ長を有するそれ
    ぞれ前記複数のゲート・フィンガ（６０４，６０６，６
    ０８，６１０）；および前記ゲート・フィード・ネット
    ワーク（６１４，６１６，６１８）と前記複数のソース
    接点領域（１１２）に接する単一の金属水平面（７０
    ０）であって、前記ゲート・フィード・ネットワーク
    （６１４，６１６，６１８）が前記複数のソース接点領
    域（１１２）から電気的に絶縁され、前記複数のソース
    接点領域（１１２）が連続的に電気結合される金属水平
    面（７００）；によって構成されることを特徴とするト
    ランジスタであって、最大ゲート・フィンガ長が前記半
    導体ダイの長さと幅のうち、大きいほうの１／２未満で
    あるトランジスタ。
  5. 【請求項５】 複数の平行に整合されたゲート・フィン
    ガ（６０４，６０６，６０８，６１０）内に分散された
    複数のソース領域（１１２）；前記複数のソース接点領
    域（１１２）と前記複数のゲート・フィンガ（６０４，
    ６０６，６０８，６１０）の両方に電気的接触を提供す
    る単一の金属水平面（７００）であって、前記複数のソ
    ース領域（１１２）が連続的に電気結合される水平面
    （７００）；および前記単一の金属水平面の一部（７０
    ４）を介して、前記複数のソース領域（１１２）に接す
    る単一の外部電気接点（７１０）；によって構成される
    ことを特徴とするトランジスタ。
JP6309435A 1993-11-22 1994-11-21 共通ベース領域を有するトランジスタ Pending JPH07193243A (ja)

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US272899 1994-07-08

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