JPH07193261A - 保護半導体コンポーネント - Google Patents

保護半導体コンポーネント

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JPH07193261A
JPH07193261A JP6293365A JP29336594A JPH07193261A JP H07193261 A JPH07193261 A JP H07193261A JP 6293365 A JP6293365 A JP 6293365A JP 29336594 A JP29336594 A JP 29336594A JP H07193261 A JPH07193261 A JP H07193261A
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shock
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エリック・ベルニエール
Ballon Christian
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/221—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only diodes

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  • Bipolar Integrated Circuits (AREA)
  • Emergency Protection Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 保護対象の各ラインと接地との間に接続され
た双方向性ショックレダイオードが、双方向性ショック
レダイオードにかかる電圧の極性と無関係に同時トリガ
または実質的に同時トリガを有する保護コンポーネント
を提供する。 【構成】 このコンポーネントは、少なくとも２対の主
要ショックレダイオードＳ１，Ｓ２，Ｓ３，Ｓ４を含
み、各対は、前面メタライゼーションＭ１，Ｍ２と背面
メタライゼーションＭ３との間で先端−末端接続の２つ
の並列ダイオードを含み、背面メタライゼーションは、
２対のダイオードには共通である。そのブロッキング接
合が前面側の別個のウェルに対応する各主要ダイオード
は、同じ極性とより低いトリガしきい値とを有する少な
くとも一方の補助ショックレダイオードＳ７，Ｓ８と関
連し、一方の補助ダイオードのトリガは、他方の補助ダ
イオードのトリガと、関連した主要ショックレダイオー
ドのトリガとを引起こす。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、保護対象の２つのラインと
接地との間に接続される過電圧保護コンポーネントに関
し、より特定的には、各々のライン間およびデルタ構成
に従う各々のラインと接地との間に双方向性ショックレ
ダイオードを構成するコンポーネントに関する。そのよ
うなコンポーネントは、たとえば落雷によってまたは高
電圧線との偶然の接触によって引起こされる過電圧に対
して電話線を保護するように設計される。
【０００２】ヨーロッパ特許出願第０，６００，８１０
号は、この種類のモノリシックなコンポーネントに関
し、より特定的には、電話線の２つの線が一般的に−４
８ボルトおよび−２ボルトの電圧でバイアスされること
を考慮に入れて、過電圧の後にコンポーネントのスイッ
チングオフによって引起こされる問題を解決するために
設計される。
【０００３】
【関連技術の説明】図１、図２および図３は、そのよう
なコンポーネントの構造を表わす。図１は上面図であ
り、図２は逆さまの底面図であり、図３は図１および図
２の線ＣＣに沿った断面図である。このコンポーネント
は、非常に低いドーピングレベル（Ｎ - ）を有するＮ型
シリコン基板から製作される。２つのＰ型ウェル２およ
び３は、基板の上表面に拡散される。Ｎ型領域４はウェ
ル２内に拡散され、Ｎ型領域５はウェル３内に拡散され
る。領域４および５は、ウェル２および３の表面の実質
的に半分を占める。Ｐ型領域６は、コンポーネントの実
質的に全背面に拡散される。領域６内に、Ｎ型領域７が
拡散され、主要コンポーネントの表面の平面に垂直な突
起内に、領域４および５の表面を補足する表面を実質的
に占める。
【０００４】メタライゼーションＭ１は、ウェル２およ
びその中に形成された領域４の上表面を被覆する。メタ
ライゼーションＭ２は、ウェル３およびその中に形成さ
れた領域５を被覆する。メタライゼーションＭ３は、コ
ンポーネントの背面を被覆する。
【０００５】さらに、前述の引用された特許出願におい
て開示されるように、領域４、５および７は、エミッタ
短絡（図示せず）を備えており、すなわち、これらの領
域は、下にあるウェル部分が表面に現われるように局部
的に遮断される。前述の特許出願はまた、エミッタ短絡
の濃度が最適化される方法を開示する。
【０００６】図４は、図１−３のコンポーネントの等価
回路を表わす。このコンポーネントは、ショックレダイ
オードまたはゲートのないサイリスタと通常呼ばれる、
交互の導電型を有する４つの層を含む６つの構造の結合
と等価である。
【０００７】第１のショックレダイオードＳ１は、メタ
ライゼーションＭ１とメタライゼーションＭ３との間に
形成され、メタライゼーションＭ１の側にそのアノード
がある。ダイオードＳ１は、Ｎ型領域４、Ｐ型ウェル
２、Ｎ型基板１、およびＰ型領域６を連続的に含む。
【０００８】ショックレダイオードＳ１に先端が末端に
接続された第２の並列ショックレダイオードＳ２はま
た、メタライゼーションＭ１とメタライゼーションＭ３
との間に形成される。ショックレダイオードＳ２は、ウ
ェル２、基板１、ウェル６、および領域７を連続的に含
む。
【０００９】第３のショックレダイオードＳ３は、メタ
ライゼーションＭ２とメタライゼーションＭ３との間に
形成され、メタライゼーションＭ３の側にそのアノード
があり、領域５、ウェル３、基板１、およびウェル６を
連続的に含む。
【００１０】ショックレダイオードＳ３に先端が末端に
接続された第４の並列ショックレダイオードＳ４は、ウ
ェル３、基板１、ウェル６、および領域７を連続的に含
む。
【００１１】横方向ショックレダイオードＳ５は、メタ
ライゼーションＭ１とメタライゼーションＭ２との間に
形成され、領域４、ウェル２、基板１、およびウェル３
を連続的に含む。
【００１２】ショックレダイオードＳ５に先端が末端に
接続された並列ショックレダイオードＳ６も横方向ショ
ックレダイオードであり、ウェル２、基板１、ウェル
３、および領域５を連続的に含む。
【００１３】図５は、図４において示されるものと同じ
等価回路を表わすが、１対の、並列な、先端が末端に接
続されたショックレダイオードＳ１−Ｓ２、Ｓ３−Ｓ
４、およびＳ５−Ｓ６は、それぞれ双方向性ショックレ
ダイオードＤＳ１、ＤＳ２、およびＤＳ３として図示さ
れる。
【００１４】図６は、従来の双方向性ショックレダイオ
ードの電流−電圧曲線を表わす。双方向性ショックレダ
イオードにかかる電圧がアバランシまたは降伏電圧ＶＢ
Ｒより低い間は、ダイオードはブロックされ、すなわ
ち、ショックレダイオードを流れる電流は、実際上はゼ
ロである。ショックレダイオードにかかる電圧がＶＢＲ
より高くなるとすぐ、電流は急速に増加し、一方電圧は
ゆっくり増加する。ショックレダイオードにかかる電圧
がいわゆるブレークオーバ電圧値ＶＢＯに達すると、シ
ョックレダイオードにかかる電圧は急速に降下し、電流
は回路の特性の関数として確立される。その端子を流れ
る電流が保持電流ＩＨより低くなると、デバイスは再び
ブロックされる。その対称性がそれらの層のいくつかの
ドーピングにおける差によってまたはそれらの短絡ホー
ルの濃度における差によって影響され得るコンポーネン
トが、効果的に対称的に配置されると、この特性は、原
点に対して実質的に対称的になる。電話線の保護への適
用において、保持電流は、コンポーネントが過電圧の終
りで再びブロックされることを可能にするように比較的
高くなければならない（２００−４００ｍＡ）。これ
は、短絡ホールが幾分高濃度であることを必要とし、そ
の結果、アバランシ電圧の値ＶＢＲとブレークオーバ電
圧ＶＢＯとの間に比較的大きい差があることを必要とす
る。
【００１５】その構造および動作が前に開示された、前
述の引用された出願に記載されるコンポーネントは、主
要な所望の機能を満たす。しかし、そのためにこれらの
コンポーネントが設計される電話ネットワークは、ます
ます徹底的な保護基準が規定される。これらの基準の１
つによれば、接地に関する過電圧が電話線の２つの線に
同時に起こる場合において、双方向性ショックレダイオ
ードＤＳ１およびＤＳ２は、同じブレークオーバ電圧を
有しなければならない。より特定的には、基準に従う
と、デバイスは、保護コンポーネントが１０の参照符号
を付けられる図７の回路によって規定されるテストをう
まく満たさなければならない。コンポーネント１０の端
子Ｍ１およびＭ２は、それぞれ同一の抵抗器Ｒ１および
Ｒ２を介して交流電源１２の同じ端子１１に接続され
る。交流電源１２、たとえば±５００ボルト電源、の接
地端子１３は、コンポーネント１０の端子Ｍ３に接続さ
れる。さらに、抵抗器Ｒ３は、端子Ｍ１と端子Ｍ２との
間に接続される。基準は、抵抗器Ｒ３を横切る電圧サー
ジ限界を規定する。同時過電圧が両方のダイオードに起
こると、これらの限界は、実際には２つの双方向性ショ
ックレダイオードＤＳ１およびＤＳ２の同時トリガを強
いる。
【００１６】正の過電圧がメタライゼーションＭ１およ
びＭ２に起こるとき、２つのショックレダイオードＳ２
およびＳ４は活性状態にある。２つのショックレダイオ
ードＳ２およびＳ４のブロッキング接合は、下方ウェル
６と基板１との間の接合に対応する。それは、遮断され
ない接合であるため、アバランシが接合の一点に起こる
とすぐに、接合全体が導通し、２つのショックレダイオ
ードＳ２およびＳ４は、実際上は同時に導通する。
【００１７】対照的に、負の過電圧がメタライゼーショ
ンＭ１およびＭ２に同時に起こると、２つのショックレ
ダイオードＳ１およびＳ３は活性状態になる。ショック
レダイオードのブロッキング接合は、それぞれ、ウェル
２と基板１との間の接合およびウェル３と基板１との間
の接合である。理論的には、これらの接合は同一であ
り、普通は同時に降伏する。しかし、実際には、より特
定的には、前で示されるように、ＶＢＯがＶＢＲよりは
るかに高いと、同じアバランシ電圧ＶＢＲを実質的に有
するにもかかわらず、これらの接合は同じブレークオー
バ電圧値ＶＢＯを有しない。こうして、図７を参照して
先に規定されるテスト条件を満たすため、製作されたコ
ンポーネントの大部分は、捨てられることになり、実際
には分類作業を構成することになり、コンポーネントを
多大に無駄にすることになる。
【００１８】
【発明の概要】この発明の目的は、この欠点を避け、か
つ保護対象の各々のラインと接地との間に接続された双
方向性ショックレダイオードが、双方向性ショックレダ
イオードを横切る電圧極性と無関係に同時トリガまたは
実質的に同時トリガを有する保護コンポーネントを提供
することである。
【００１９】これらの目的を達成するために、この発明
は、少なくとも２対の主要ショックレダイオードを含む
保護半導体コンポーネントを提供する。各対のショック
レダイオードは、前面メタライゼーションと背面メタラ
イゼーションとの間で先端が末端に接続された、２つの
並列ダイオードを含み、背面メタライゼーションは、２
対のダイオードには共通である。そのブロッキング接合
が前面側の明瞭なウェルに対応する、各々のダイオード
は、同じ極性とより低いトリガしきい値とを有する少な
くとも一方の補助ダイオードと関連し、一方の補助ダイ
オードをトリガすることで、他方の補助ショックレダイ
オードのトリガと、関連する主要ショックレダイオード
のトリガとを引起こす。
【００２０】言換えれば、この発明は、過電圧保護半導
体コンポーネントを提供し、同コンポーネントは、上表
面および下表面を有する、第１の導電型の半導体基板ま
たは第１の領域と、上表面上にあって各々コンポーネン
トの表面の半分を実質的に占める、第２の導電型の第２
および第３の領域と、各々第２および第３の領域内に短
絡ホールを含みかつ第２または第３の領域の表面の実質
的に半分を占める、第１の導電型の第４および第５の領
域と、下表面にあってコンポーネントの実質的に全表面
を占める第６の領域と、短絡ホールを備え、かつ第６の
領域内に形成され、さらに突起して、第３および第４の
領域を実質的に補足する、第１の導電型の第７の領域
と、第２および第４の領域に接続された第１の接点と、
第３および第５の領域に接続された第２の接点と、第６
および第７の領域に接続された第３の接点とを含み、第
１および第２の、並列な、先端−末端接続のショックレ
ダイオードが、第１の接点と第３の接点との間に形成さ
れ、第３および第４の、並列な、先端−末端接続のショ
ックレダイオードが、第２の接点と第３の接点との間に
形成され、第１のショックレダイオードは、第４、第
２、第１および第６の領域に対応し、第３のショックレ
ダイオードは、第５、第３、第１および第６の領域に対
応する。この発明に従うと、第１および第３のショック
レダイオードの優先トリガ構造が提供される。
【００２１】この発明の実施例に従うと、優先トリガ構
造は、第１および第３の領域に隣接した、第２の導電型
の第８の領域と、第８の領域内に配置された、短絡ホー
ルなしの、第１の導電型の第９および第１０の領域とを
含み、第９および第１０の領域は、それぞれ第２および
第３の領域に接続される。
【００２２】この発明の実施例に従うと、第２の導電型
の第１１の領域は、基板の上表面に形成され、第１の導
電型の第１２の領域は、第１１の領域内に形成され、各
々第９の領域と第１０の領域との間の接続、および第２
の領域と第３の領域との間の接続は、第９、第１０およ
び第１２の領域の各々を第１１の隣接した領域に接続す
る中間の接点を介して行なわれる。
【００２３】この発明の実施例に従うと、基板よりも高
度にドープされた、第１の導電型の第１３の領域は、第
８の領域と基板との間のインタフェースに配置される。
【００２４】この発明の実施例に従うと、第８の領域
は、第２および第３の領域よりも低いドーピングレベル
を有する２つのサブ領域に分割され、２つのサブ領域
は、第２および第３の領域よりも高度にドープされた、
第２の導電型の領域によって分けられる。
【００２５】この発明の実施例に従うと、第８の領域
は、第２および第３の領域よりも低いドーピングレベル
を有する２つのサブ領域に分割され、２つのサブ領域
は、基板よりも高度にドープされた、第１の導電型の領
域によって分けられる。
【００２６】この発明の実施例に従うと、第８の領域
は、第２および第３の領域よりも低いドーピングレベル
を有する２つのサブ領域に分割され、その対面する領域
は、第２および第３の領域と同じドーピングレベルを有
する、第２の導電型の領域を含む。
【００２７】この発明の実施例に従うと、第６の領域
は、優先トリガ領域に面し、より高いドーピングレベル
を有するより深い領域を含む。
【００２８】この発明の実施例に従うと、第９および第
１０の領域は、第２および第３の領域に面する領域内に
配置され、優先トリガは、基板よりも高いドーピングレ
ベルを有する、第１の導電型の第１４の領域によって与
えられ、これらの第１４の領域は、第９および第１０の
領域の下の、第２および第３の領域と基板との間のイン
タフェースに配置される。
【００２９】この発明の先のおよび他の目的、特徴、局
面および利点は、添付の図面と関連して、この発明の次
の詳細な説明からより明らかになるであろう。
【００３０】集積回路の図解において慣例であるよう
に、１つの図に対して、または１つの図から別の図へ、
種々の図面が同じ割合で描かれていず、特に種々の層の
厚さが図面を見やすくするために任意に描かれているこ
とに注意されたい。
【００３１】
【詳細な説明】図８および図９は、図１−３のコンポー
ネントに関してこの発明に従って修正されたコンポーネ
ントの線Ｂ−Ｂに沿ったそれぞれ上面図および断面図で
ある。これらの図において、同じ参照符号は、図１−３
の参照符号と同様の部分を示す。図８および図９は、基
板１、ウェル２、３、および６、領域４および５、なら
びにメタライゼーションＭ１、Ｍ２、およびＭ３を再び
示す。領域７は、これらの図面に示されないが、図８の
コンポーネントの底面図が図２において表わされる底面
図と同一であることは注目されるべきである。
【００３２】この発明は、ショックレダイオードＤ１お
よびＤ３、すなわち、それぞれ層および領域４、２、
１、６および５、３、１、６に対応するショックレダイ
オードへ優先トリガ領域を加えることによって前述の開
示されたコンポーネントを修正する。この優先トリガ領
域の実施例は、図８の上部分および図９の中央において
表わされる。この優先トリガ領域は、ウェル２および３
の領域４および５の近くで、ウェル２とウェル３との間
に配置された小型のＰ型ウェル２０を含む。２つのＮ型
領域２２および２３は、ウェル２０内に形成され、それ
ぞれメタライゼーションＭ４およびＭ５を介してウェル
２および３に接続される。ウェル２０は、負の過電圧が
メタライゼーションＭ１およびＭ２に起こるとき、ウェ
ル２０と基板１との間のブロッキング接合がウェル２お
よび３各々と基板１との間のブロッキング接合の前にア
バランシするように設計される。ショックレダイオード
Ｓ１およびＳ３は次に、そのそれぞれのＰ領域２および
３が、領域６−１−２０−２２および６−１−２０−２
３に対応するそれぞれの補助ショックレダイオードＳ７
およびＳ８の導通によって給電されるゲート領域を構成
するサイリスタのように作用する。言換えれば、ショッ
クレダイオードＳ１およびＳ３は、ゲート電流を受ける
とすぐに非常に急速にブレークオーバする増幅ゲートサ
イリスタのように作用する。
【００３３】当業者は、主要ショックレダイオードＳ１
およびＳ３に対して補助ショクレダイオードＳ７および
Ｓ８の感度を増加する種々の方法を知っている。
【００３４】図８および図９で図示される例示のデバイ
スにおいて、この感度の増加は、領域２２および２３が
エミッタ短絡を含まず、一方では領域４および５がエミ
ッタ短絡を含む（示されない）事実に起因する。領域２
２および２３がエミッタ短絡を含まないために、補助シ
ョックレダイオードは、主要ショックレダイオードＳ１
およびＳ３よりも低い保持電流を有する。しかし、これ
は、主要ショックレダイオードＳ１およびＳ３が導通す
るとすぐに、補助ショックレダイオードＳ７およびＳ８
が自動的にオフとなるために、欠点ではない。さらに、
２つの補助ショックレダイオードの導通は、それらのブ
ロッキング接合がウェル２０と基板１との間の同じ接合
に対応するために、実際上は同時に起こる。この実際上
は同時に起こる導通は、増幅効果に応じて、主要ショッ
クレダイオードＳ１およびＳ３の実際上は同時の導通を
引起こす。
【００３５】図９はまた、ウェル２０の周囲のＮ+ 領域
２５を表わす。Ｎ+ 領域２５は、従来のストップチャネ
ル機能を有し、システムに適用できる電圧を増加するよ
うに設計される。
【００３６】図１０および図１１は、優先トリガエリア
の代替の実施例を表わす。図１０の実施例において、エ
ミッタ短絡領域は、Ｎ型領域４および５内に表わされ
る。上で示されるように、そのようなエミッタ短絡が、
この発明のすべての図において図示されるＮ型領域４お
よび５内に存在することは明らかである。さらに、図１
０において、ウェル２０は、２つのサブウェル３１およ
び３２に分割され、その中に領域２２および２３がそれ
ぞれ形成される。２つのサブウェル３１および３２は、
ウェル２および３よりも高いドーピングレベルを有す
る、高度に（Ｐ+ ）ドープされたＰ型領域３３によって
分けられる。さらに、２つのサブウェル３１および３２
は、好ましくはウェル２および３ほどドープされない。
こうして、トリガは、好ましくは基板１と領域３３との
間のＮＰ+ 接合で起こる。領域３１および３２の低いド
ーピングレベルは、ショックレダイオードのトリガに関
係した、ＮＰＮトランジスタ２２−３１−１および２３
−３２−１の利得が増加することを引起こす。
【００３７】図１１の変形において、ウェル２０はま
た、２つのサブウェル３５および３６に分割される。２
つのサブウェル３５および３６は、Ｎ型領域３７によっ
て分けられ、そのドーピングレベルは、少なくとも種々
のＮ型領域４、５、２２、２３と同じくらい高い。この
場合、領域３７が基板１よりも高度にドープされるため
に、トリガは、接合２−１および３−１より先に壊れる
ＰＮ接合３５−３７または３６−３７で起こる。
【００３８】こうして図８および図９において表わされ
るコンポーネント、または図１０および図１１において
図示されるその変形は、所望の機能を満たし、すなわ
ち、２つのラインで同時に起こる過電圧の極性に関係な
く、２つのラインと接地との間に接続された２つの双方
向性ショックレダイオードを同時にトリガする。しか
し、そのような構造は、接地に対して１つのラインのみ
に過電圧が起こるとき、デバイスの動作を害するかもし
れない。この場合、２つのラインの間の双方向性ショッ
クレダイオードＤＳ３より先に（または、少なくとも後
ではなく）、このラインと接地との間の双方向性ショッ
クレダイオードＤＳ１またはＤＳ２（図５を参照）が動
作することが望ましい。これは、図４を参照すると、シ
ョックレダイオードＳ５およびＳ６のアバランシ電圧
が、ショックレダイオードＳ１−Ｓ４のアバランシ電圧
と少なくとも同等でなければならないことを意味する。
これは、ショックレダイオードＳ５およびＳ６のブロッ
キング接合がウェル２および３のどちらか１つと基板１
との間の接合に対応する図１−３の構造で得られる。対
照的に、この発明に従うと、メタライゼーションＭ４お
よびＭ５の存在に起因して、このブロッキング接合は、
領域２２または２３とウェル２０または対応するサブウ
ェルとの間の接合になる。
【００３９】この欠点を避けるために、この構造を、こ
の発明に従う優先トリガエリアの部分図である図１２に
おいて図示されるように修正することができる。図１２
の右および左部分は、ウェル２および３と、ウェル内に
拡散され、かつメタライゼーションＭ１およびＭ２で被
覆される領域４および５とを示す。図１２はまた、図８
−図１１に関して前述で説明された実施例の１つに対応
する、点線で描かれ、４０と参照符号を付けられた領域
内に拡散されるＮ型領域２２および２３を示す。しか
し、領域２２および２３は、ウェル２および３と直接に
接続されないが、その中にＮ型領域４２が拡散される中
間のＰ型ウェル４１を介して後者に接続される。Ｎ型領
域２２は、それぞれ、第１のウェル４１に接続された第
１のメタライゼーションＭ４を介して、次に第１の領域
４２と次のウェル４１との間の第２のメタライゼーショ
ンＭ６を介して、以下同様に（メタライゼーションＭ８
を介し）ウェル２に接続される。同様に、領域２３は、
連続するメタライゼーションＭ５、Ｍ７、およびＭ９を
介してウェル３に接続される。好ましくは、ウェル４１
は、ウェル２および３よりも低いドーピングレベルを有
する。これは、ウェル２および３の各々をデバイスの降
伏電圧を高めるツェナダイオード４３を介して領域２２
および２３に接続することになる。
【００４０】図１３は、この発明の別の代替の実施例を
表わす。単一のウェル２０の代わりに、優先トリガ領域
は、メタライゼーションＭ４およびＭ５を介してＰウェ
ル２および３に接続されるＮ型領域５２および５３がそ
れぞれその中に配置される２つのＰ型ウェルを含む。ウ
ェル５０および５１が互いに非常に接近しているため、
ウェル５０または５１の１つと基板との間の接合のトリ
ガは、電荷を発生させ、この電荷が隣接したウェルの対
応する接合のトリガを直ちに引起こす。この構造は、シ
ョックレダイオードＳ５およびＳ６の降伏電圧に関する
前述の問題を解決する。
【００４１】図１３は、図８の実施例において用いるこ
ともできるこの発明の他の変形を図示する。より特定的
には、図１３において、基板よりも高度にドープされる
Ｎ型領域５４および５５は、それぞれ、ウェル５０およ
び５１の下に設けられている。優先トリガを高める別の
方法は、基板の下側に、基板の全下表面にわたって延び
るＰ型領域６よりも高いドーピングレベルを有するより
深いＰ型エリア５６を同時にまたは分けて用いることで
ある。これは、協働して補助ショックレダイオードをト
リガするＰＮＰトランジスタ５６−１−５０および５６
−１−５１のベース幅を減少させ利得を増加させるる。
エリア５６は、Ｎ型リング５７によって領域６から分け
ることができる。
【００４２】図１４は、図１０または図１３の実施例と
比較できるこの発明のさらなる代替の実施例を表わす。
領域２２および２３も、ウェル２および３よりも低いド
ーピングレベルを有する別個のウェル６０および６１内
に拡散される。ウェル２および３と同じ拡散から得られ
るそれぞれの拡散された領域６２および６３は、ウェル
６０および６１と面するエリア内に形成される。この場
合、前述で示されるように、領域２２および２３内にエ
ミッタ短絡ホールがなく、かつ領域６０および６１がよ
り低いドーピングレベルを有する事実によって、優先ト
リガが引起こされ、ＮＰＮトランジスタ２２−６０−１
および２３−６１−１の利得を増加させる。領域６２お
よび６３が互いに接近し、かつ互いに面する事実に起因
して、一方の領域がトリガされると電荷の注入に応じて
他方の直接トリガが直ちに引起こされる。
【００４３】図１５は、Ｎ型領域２２および２３が別個
のウェルに形成されるのではなく、ウェル２および３の
面する領域内に形成される、この発明のさらに別の代替
の実施例を表わす。優先トリガは、基板よりも高度にド
ープされるＮ型層５４および５５の存在に起因して起こ
ることになる。層５４および５５は、領域２２および２
３の下のウェル２および３と基板との間のインタフェー
スに配置される。優先トリガはまた、領域２２および２
３が、領域４および５と異なり、エミッタ短絡を含まな
い事実から起こる。ここで再び、補助ショックレダイオ
ード６−１−５４−２−２２または６−１−５５−３−
２３の一方のトリガは、それらがともに接近している事
実に起因し、かつ結果として生じる電荷拡散に起因し
て、他方のショックレダイオードのトリガを引起こす。
【００４４】保護コンポーネントおよびサイリスタの分
野における当業者には明らかであるように、この発明を
特定の実施例を参照して説明したが、前述の開示された
好ましい実施例には、特に、詳細に説明していないコン
ポーネントの絶縁手段および周辺部に関して、種々の修
正が行なわれてもよい。たとえば、コンポーネントは、
プレーナ、ウェル型等ではなくメサ型でもよい。さら
に、この発明に従う保護コンポーネントの種々の代替の
実施例は、ともに組合せてもよいし、前述の引用された
特許出願に記載された代替の実施例と組合せてもよい。
【００４５】この発明の１つの特定の実施例をこのよう
に説明したが、種々の変更、修正、および改良は、当業
者には容易に思いつくであろう。そのような変更、修
正、および改良は、この開示の一部であると意図され、
この発明の精神および範囲内であると意図される。した
がって先の説明は単に例示するものであり、制限するも
のとしては意図されない。この発明は前掲の特許請求の
範囲およびその均等物に規定されるものとしてのみ制限
される。
【図面の簡単な説明】
【図１】ヨーロッパ特許第０，６００，８１０号におい
て開示されるコンポーネントの上面図である。
【図２】ヨーロッパ特許第０，６００，８１０号におい
て開示されるコンポーネントの逆さまの底面図である。
【図３】ヨーロッパ特許第０，６００，８１０号におい
て開示されるコンポーネントの断面図である。
【図４】図１−図３のコンポーネントの等価回路の図で
ある。
【図５】図１−図３のコンポーネントの等価回路の図で
ある。
【図６】双方向性ショックレダイオードの電流−電圧曲
線の図である。
【図７】保護コンポーネントをテストするための方法の
図である。
【図８】この発明に従うコンポーネントの線Ｂ−Ｂに沿
った上面図である。
【図９】この発明に従うコンポーネントの線Ｂ−Ｂに沿
った断面図である。
【図１０】この発明に従うコンポーネントの代替の実施
例の断面図である。
【図１１】この発明に従うコンポーネントの代替の実施
例の断面図である。
【図１２】この発明に従うコンポーネントの代替の実施
例の断面図である。
【図１３】この発明に従うコンポーネントの代替の実施
例の断面図である。
【図１４】この発明に従うコンポーネントの代替の実施
例の断面図である。
【図１５】この発明に従うコンポーネントの代替の実施
例の断面図である。
【符号の説明】
Ｍ１ 前面メタライゼーション Ｍ２ 前面メタライゼーション Ｍ３ 背面メタライゼーション Ｓ１ 主要ショックレダイオード Ｓ２ 主要ショックレダイオード Ｓ３ 主要ショックレダイオード Ｓ４ 主要ショックレダイオード Ｓ７ 補助ショックレダイオード Ｓ８ 補助ショックレダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリスチャン・バロン フランス国、37000 トゥール、リュ・ジ ョリブ、75

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも２対の主要ショックレダイオ
    ード（Ｓ１、Ｓ２、Ｓ３、Ｓ４）を含む保護半導体コン
    ポーネントであって、各々の対は、前面メタライゼーシ
    ョン（Ｍ１、Ｍ２）と背面メタライゼーション（Ｍ３）
    との間で先端が末端に接続された２つの並列ダイオード
    を含み、背面メタライゼーションは、２対のダイオード
    に共通であり、そのブロッキング接合が前面側の別個の
    ウェルに対応する前記主要ダイオード（Ｓ１、Ｓ３）の
    各々は、同じ極性とより低いトリガしきい値とを有する
    少なくとも一方の補助ショックレダイオード（Ｓ７、Ｓ
    ８）と関連し、一方の補助ショックレダイオードのトリ
    ガは、他方の補助ショックレダイオードのトリガと、関
    連した主要ショックレダイオードのトリガとを引起こ
    す、保護半導体コンポーネント。
  2. 【請求項２】 上表面および下表面を有する、第１の導
    電型の半導体基板または第１の領域（１）と、 上表面の、第２の導電型の第２の領域（２）および第３
    の領域（３）とを含み、各々の領域は、コンポーネント
    の表面の約半分を占め、さらに各々第２および第３の領
    域内に短絡ホールを含む、第１の導電型の第４の領域
    （４）および第５の領域（５）を含み、各々は、第２ま
    たは第３の領域の表面の実質的に半分を占め、さらに下
    表面にあって、コンポーネントの実質的に全表面を占め
    る第６の領域（６）と、 短絡ホールを備えかつ第６の領域内に形成され、さらに
    突起して、第３および第４の領域を実質的に補足する、
    第１の導電型の第７の領域（７）と、 第２および第４の領域に接続された第１の接点（Ｍ１）
    と、 第３および第５の領域に接続された第２の接点（Ｍ２）
    と、 第６および第７の領域に接続された第３の接点（Ｍ３）
    とを含み、 第１および第２の、並列な、先端−末端接続のショック
    レダイオード（Ｓ１、Ｓ２）は、第１の接点と第３の接
    点との間に形成され、第３および第４の、並列な、先端
    −末端接続のショックレダイオード（Ｓ３、Ｓ４）は、
    第２の接点と第３の接点との間に形成され、第１のショ
    ックレダイオードは、第４、第２、第１および第６の領
    域に対応し、第３のショックレダイオードは、第５、第
    ３、第１および第６の領域に対応し、さらに第１および
    第３のショックレダイオードの優先トリガのための構造
    を含む、過電圧保護半導体コンポーネント。
  3. 【請求項３】 優先トリガ構造は、第１および第３の領
    域に隣接した、第２の導電型の第８の領域（２０）と、
    第８の領域内に配置された、短絡ホールなしの、第１の
    導電型の第９の領域（２２）および第１０の領域（２
    ３）とを含み、第９および第１０の領域は、それぞれ第
    ２および第３の領域（２、３）に接続される、請求項２
    に記載のコンポーネント。
  4. 【請求項４】 基板の上表面に形成された、第２の導電
    型の第１１の領域（４１）と、第１１の領域内に形成さ
    れた、第１の導電型の第１２の領域（４２）とをさらに
    含み、各々第９および第１０の領域（２２、２３）間の
    接続と第２および第３の領域（２、３）間の接続は、第
    ９、第１０および第１２の領域の各々を第１１の隣接し
    た領域に接続する中間の接点（Ｍ４−Ｍ９）を介して行
    なわれる、請求項３に記載のコンポーネント（図１
    ２）。
  5. 【請求項５】 基板よりも高度にドープされた、第１の
    導電型の第１３の領域（５４、５５）は、第８の領域
    （２０）と基板（１）との間のインタフェースに配置さ
    れる、請求項３に記載のコンポーネント（図１３）。
  6. 【請求項６】 第８の領域は、第２および第３の領域よ
    りも低いドーピングレベルを有する２つのサブ領域（３
    １、３２）に分割され、２つのサブ領域は、第２および
    第３の領域よりも高度にドープされた、第２の導電型の
    領域（３３）によって分けられる、請求項３に記載のコ
    ンポーネント（図１０）。
  7. 【請求項７】 第８の領域は、第２および第３の領域よ
    りも低いドーピングレベルを有する２つのサブ領域（３
    ５、３６）に分割され、２つのサブ領域は、基板よりも
    高度にドープされた、第１の導電型の領域（３７）によ
    って分けられる、請求項３に記載のコンポーネント（図
    １１）。
  8. 【請求項８】 第８の領域は、第２および第３の領域よ
    りも低いドーピングレベルを有する２つのサブ領域（６
    ０、６１）に分割され、その対面する領域は、第２およ
    び第３の領域と同じドーピングレベルを有する、第２の
    導電型の領域（６２、６３）を含む、請求項３に記載の
    コンポーネント（図１４）。
  9. 【請求項９】 第６の領域（６）は、優先トリガ領域に
    面し、より高いドーピングレベルを有するより深い領域
    （５６）を含む、請求項３に記載のコンポーネント（図
    １３）。
  10. 【請求項１０】 第９および第１０の領域（２２、２
    ３）は、第２および第３の領域（２、３）に面する領域
    内に配置され、優先トリガは、基板よりも高いドーピン
    グレベルを有する、第１の導電型の第１４の領域（５
    ４、５５）によって与えられ、前記第１４の領域は、第
    ９および第１０の領域の下の、第２および第３の領域と
    基板との間のインタフェースに配置される、請求項２に
    記載のコンポーネント（図１５）。
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