JPH07193477A - 遅延回路 - Google Patents
遅延回路Info
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- JPH07193477A JPH07193477A JP6204818A JP20481894A JPH07193477A JP H07193477 A JPH07193477 A JP H07193477A JP 6204818 A JP6204818 A JP 6204818A JP 20481894 A JP20481894 A JP 20481894A JP H07193477 A JPH07193477 A JP H07193477A
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- Japan
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- time constant
- circuit
- delay
- delay circuit
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Abstract
(57)【要約】
【目的】 制御信号線の本数が増加することなく、遅延
時間を外部から制御できる遅延回路を構成する。 【構成】 ｎ個のＭＯＳＴｒ１〜ｎのゲート酸化膜の厚
さを互いに異なるものとし、閾電圧レベルを互いに異な
るものとする。そのｎ個のＭＯＳＴｒに対し、共通のゲ
ート電圧入力端子１４から所定レベルの閾電圧を印加す
る。ｎ個のＭＯＳＴｒのうちオン状態になっているＭＯ
ＳＴｒの組合わせに応じた値の時定数を、入力段に設け
られた抵抗素子Ｒ０及びｎ個のコンデンサ素子Ｃ１〜Ｃ
ｎによる時定数回路で実現する。この時定数回路を介し
て入力信号を出力すれば、所望の遅延時間が得られる。
時間を外部から制御できる遅延回路を構成する。 【構成】 ｎ個のＭＯＳＴｒ１〜ｎのゲート酸化膜の厚
さを互いに異なるものとし、閾電圧レベルを互いに異な
るものとする。そのｎ個のＭＯＳＴｒに対し、共通のゲ
ート電圧入力端子１４から所定レベルの閾電圧を印加す
る。ｎ個のＭＯＳＴｒのうちオン状態になっているＭＯ
ＳＴｒの組合わせに応じた値の時定数を、入力段に設け
られた抵抗素子Ｒ０及びｎ個のコンデンサ素子Ｃ１〜Ｃ
ｎによる時定数回路で実現する。この時定数回路を介し
て入力信号を出力すれば、所望の遅延時間が得られる。
Description
【０００１】
【産業上の利用分野】本発明は遅延回路に関し、特に半
導体集積回路の入力部分及び出力部分等における信号の
遅延時間を調整するための遅延回路に関するものであ
る。
導体集積回路の入力部分及び出力部分等における信号の
遅延時間を調整するための遅延回路に関するものであ
る。
【０００２】
【従来の技術】従来、論理回路内の信号の伝搬時間を制
御する方法としては、例えば、特開昭６１−２２４６１
６号公報に記載されているように、信号の遅延時間を変
化させるために、遅延回路の時定数を、導通したＭＯＳ
ＦＥＴトランジスタ（以下ＭＯＳＴｒと称する）の個数
を制御することによって変化させていた。
御する方法としては、例えば、特開昭６１−２２４６１
６号公報に記載されているように、信号の遅延時間を変
化させるために、遅延回路の時定数を、導通したＭＯＳ
ＦＥＴトランジスタ（以下ＭＯＳＴｒと称する）の個数
を制御することによって変化させていた。
【０００３】この導通するＭＯＳＴｒの個数を制御する
方法について図５及び図６を参照して説明する。図７及
び図８は上記の特開昭６１−２２４６１６号公報に記載
されている遅延回路である。
方法について図５及び図６を参照して説明する。図７及
び図８は上記の特開昭６１−２２４６１６号公報に記載
されている遅延回路である。
【０００４】図７においては、論理回路ＡとＢとの間に
時定数回路を有する遅延回路を設けた構成が示されてい
る。すなわち、論理回路Ａ，Ｂ間に設けられたｎ個のＭ
ＯＳＴｒ１〜ｎと、論理回路Ａ，Ｂ間の信号線とグラン
ドとの間に設けられたコンデンサＣ０とを含んで遅延回
路が構成されている。そして、各ＭＯＳＴｒのＧ１〜Ｇ
ｎへの電圧レベルを制御することにより、ｎ個のＭＯＳ
Ｔｒのうちの数個をオン状態にし、このオン抵抗とコン
デンサＣ０の容量とによる時定数回路によって、遅延回
路を構成するのである。
時定数回路を有する遅延回路を設けた構成が示されてい
る。すなわち、論理回路Ａ，Ｂ間に設けられたｎ個のＭ
ＯＳＴｒ１〜ｎと、論理回路Ａ，Ｂ間の信号線とグラン
ドとの間に設けられたコンデンサＣ０とを含んで遅延回
路が構成されている。そして、各ＭＯＳＴｒのＧ１〜Ｇ
ｎへの電圧レベルを制御することにより、ｎ個のＭＯＳ
Ｔｒのうちの数個をオン状態にし、このオン抵抗とコン
デンサＣ０の容量とによる時定数回路によって、遅延回
路を構成するのである。
【０００５】一方、この図７の回路を応用したものが図
８に示されている。この図８においては、各ＭＯＳＴｒ
１〜ｎのゲート端子に所定電圧を印加する制御回路６０
を含む遅延回路が示されている。
８に示されている。この図８においては、各ＭＯＳＴｒ
１〜ｎのゲート端子に所定電圧を印加する制御回路６０
を含む遅延回路が示されている。
【０００６】ここで、制御回路６０は例えばカウンタ回
路であり、コントロール信号６１に応じてカウント動作
を行った結果、そのカウント値によって各ＭＯＳＴｒの
ゲート端子に所定電圧が印加される構成が考えられる。
なお、図８において図７と同等部分は同一符号により示
されている。
路であり、コントロール信号６１に応じてカウント動作
を行った結果、そのカウント値によって各ＭＯＳＴｒの
ゲート端子に所定電圧が印加される構成が考えられる。
なお、図８において図７と同等部分は同一符号により示
されている。
【０００７】また、シフトレジスタを用いて制御回路６
０を構成した公知例が特開昭６２−２３１５１５号公報
に開示されている。
０を構成した公知例が特開昭６２−２３１５１５号公報
に開示されている。
【０００８】
【発明が解決しようとする課題】上述した従来の遅延回
路のうち、図７に示されている遅延回路においては、遅
延時間を制御するために、時定数の切替用のＭＯＳＴｒ
１，２，……，ｎのゲート端子Ｇ１，Ｇ２，……，Ｇｎ
にそのＭＯＳＴｒをオンオフさせるための制御信号を個
別に与えなければならない。従って、制御信号線の本数
はＭＯＳＴｒの数と同じでなければならず、変化させる
遅延時間の範囲、細かさを増加させる場合には、制御信
号線の本数が大幅に増加するという欠点があった。
路のうち、図７に示されている遅延回路においては、遅
延時間を制御するために、時定数の切替用のＭＯＳＴｒ
１，２，……，ｎのゲート端子Ｇ１，Ｇ２，……，Ｇｎ
にそのＭＯＳＴｒをオンオフさせるための制御信号を個
別に与えなければならない。従って、制御信号線の本数
はＭＯＳＴｒの数と同じでなければならず、変化させる
遅延時間の範囲、細かさを増加させる場合には、制御信
号線の本数が大幅に増加するという欠点があった。
【０００９】また、図８に示されている回路では、時定
数の切替用のＭＯＳＴｒ１，２，……，ｎの各ゲート端
子に加える制御信号を作り出すためのカウンタ回路、デ
コーダ回路等の制御回路６０を設けているため、遅延時
間を変化させるのに必要な制御回路のコントロール信号
６１の数を減少させることができる。しかし、その制御
回路６０が占める実装面積が余分に必要となり、また、
制御回路が消費する電力が余分に必要となるという欠点
があった。
数の切替用のＭＯＳＴｒ１，２，……，ｎの各ゲート端
子に加える制御信号を作り出すためのカウンタ回路、デ
コーダ回路等の制御回路６０を設けているため、遅延時
間を変化させるのに必要な制御回路のコントロール信号
６１の数を減少させることができる。しかし、その制御
回路６０が占める実装面積が余分に必要となり、また、
制御回路が消費する電力が余分に必要となるという欠点
があった。
【００１０】本発明は上述した従来の欠点を解決するた
めになされたものであり、その目的は制御信号線の本数
が増加することなく、また消費電力が増加することなく
遅延時間を外部から制御することのできる遅延回路を提
供することである。
めになされたものであり、その目的は制御信号線の本数
が増加することなく、また消費電力が増加することなく
遅延時間を外部から制御することのできる遅延回路を提
供することである。
【００１１】
【課題を解決するための手段】本発明による遅延回路
は、閾電圧レベルが互いに異なるｎ個（ｎは２以上の整
数、以下同じ）スイッチング素子と、前記ｎ個のスイッ
チング素子に対して所定レベルの閾電圧を共通に印加す
るための共通端子と、前記ｎ個のスイッチング素子のう
ちオン状態になっているスイッチング素子の組合せに応
じた値の時定数を実現する時定数回路とを有し、前記時
定数回路を介して入力信号を出力することを特徴とす
る。
は、閾電圧レベルが互いに異なるｎ個（ｎは２以上の整
数、以下同じ）スイッチング素子と、前記ｎ個のスイッ
チング素子に対して所定レベルの閾電圧を共通に印加す
るための共通端子と、前記ｎ個のスイッチング素子のう
ちオン状態になっているスイッチング素子の組合せに応
じた値の時定数を実現する時定数回路とを有し、前記時
定数回路を介して入力信号を出力することを特徴とす
る。
【００１２】
【作用】閾電圧レベルが互いに異なるｎ個のスイッチン
グ素子（ＭＯＳＴｒ）を共通の制御電圧によりオンオフ
制御し、ｎ個のスイッチング素子のうちオン状態のスイ
ッチング素子の組合せにより時定数を種々制御するよう
にする。こうすることにより制御信号が１本のみでかつ
低消費電力の遅延回路が得られる。
グ素子（ＭＯＳＴｒ）を共通の制御電圧によりオンオフ
制御し、ｎ個のスイッチング素子のうちオン状態のスイ
ッチング素子の組合せにより時定数を種々制御するよう
にする。こうすることにより制御信号が１本のみでかつ
低消費電力の遅延回路が得られる。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１４】図１は本発明による遅延回路の一実施例の
構成を示す回路図であり、図７及び図８と同等部分は同
一符号により示されている。図において、本発明の一実
施例による遅延回路Ｃは、各ＭＯＳＴｒ１〜ｎのゲート
端子Ｇ１〜Ｇｎに所定レベルの閾電圧を与えるために共
通に設けられたゲート電圧入力端子１４を含んで構成さ
れている。以下、詳細に説明する。
構成を示す回路図であり、図７及び図８と同等部分は同
一符号により示されている。図において、本発明の一実
施例による遅延回路Ｃは、各ＭＯＳＴｒ１〜ｎのゲート
端子Ｇ１〜Ｇｎに所定レベルの閾電圧を与えるために共
通に設けられたゲート電圧入力端子１４を含んで構成さ
れている。以下、詳細に説明する。
【００１５】図において、本実施例の遅延回路は、信号
入力端子１０及び信号出力端子１１を有し、この信号入
力端子１０と信号出力端子１１との間に直列に抵抗素子
Ｒ０が設けられ、この抵抗素子Ｒ０と信号出力端子１１
との間に、ドレイン、ソース間が導通し、かつ閾値電圧
が互いに異なるｎ個のＭＯＳＴｒ１，２，……，ｎのド
レイン端子Ｄ１，Ｄ２，……，Ｄｎが接続されている。
入力端子１０及び信号出力端子１１を有し、この信号入
力端子１０と信号出力端子１１との間に直列に抵抗素子
Ｒ０が設けられ、この抵抗素子Ｒ０と信号出力端子１１
との間に、ドレイン、ソース間が導通し、かつ閾値電圧
が互いに異なるｎ個のＭＯＳＴｒ１，２，……，ｎのド
レイン端子Ｄ１，Ｄ２，……，Ｄｎが接続されている。
【００１６】また、ＭＯＳＴｒ１，２，……，ｎのソー
ス端子Ｓ１，Ｓ２，……Ｓｎにはコンデンサ素子Ｃ１，
Ｃ２，……Ｃｎと抵抗素子Ｒ１，Ｒ２，……，Ｒｎとが
並列に接続され、これら各コンデンサ素子及び各抵抗素
子の他端は全てグランドに接続されている。
ス端子Ｓ１，Ｓ２，……Ｓｎにはコンデンサ素子Ｃ１，
Ｃ２，……Ｃｎと抵抗素子Ｒ１，Ｒ２，……，Ｒｎとが
並列に接続され、これら各コンデンサ素子及び各抵抗素
子の他端は全てグランドに接続されている。
【００１７】さらに、ＭＯＳＴｒ１，２，……，ｎのゲ
ート端子Ｇ１，Ｇ２，……，Ｇｎは、全て共通のゲート
電圧入力端子１４に接続されると共に、抵抗素子１３に
接続され、抵抗素子１３の他端はグランドに接続されて
いる。
ート端子Ｇ１，Ｇ２，……，Ｇｎは、全て共通のゲート
電圧入力端子１４に接続されると共に、抵抗素子１３に
接続され、抵抗素子１３の他端はグランドに接続されて
いる。
【００１８】ここで、各コンデンサ素子１，２，……，
ｎの静電容量をＣ１，Ｃ２，……，Ｃｎとすると、ＭＯ
ＳＴｒ１，２，……，ｎのゲート端子Ｇ１，Ｇ２，…
…，Ｇｎに印加される電圧値に従って、ｎ通りの時定数
を有する遅延回路となる。以下この動作について説明す
る。
ｎの静電容量をＣ１，Ｃ２，……，Ｃｎとすると、ＭＯ
ＳＴｒ１，２，……，ｎのゲート端子Ｇ１，Ｇ２，…
…，Ｇｎに印加される電圧値に従って、ｎ通りの時定数
を有する遅延回路となる。以下この動作について説明す
る。
【００１９】今、各ＭＯＳＴｒ１，２，……，ｎの閾電
圧Ｖｔｈが、夫々Ｖｔｈ１＜Ｖｔｈ２＜……＜Ｖｔｈｎ
の関係にあるとする。すると、ゲート電圧入力端子１４
から供給された電圧Ｖが抵抗素子１３に現れ、この供給
電圧が全てのＭＯＳＴｒ１，２，……，ｎのゲート端子
Ｇ１，Ｇ２，……，Ｇｎに印加される。ｎ個のＭＯＳＴ
ｒのうちのあるＭＯＳＴｒｉの閾電圧Ｖｔｈｉと電圧Ｖ
とが、Ｖ≦Ｖｔｈｉなる関係である場合、ｉ個のＭＯＳ
Ｔｒが導通する。よって、各ＭＯＳＴｒに接続されてい
るコンデンサ素子の合成静電容量がΣＣｊ（ｊ＝１〜
ｉ）となり、抵抗素子Ｒ０の抵抗値と合成静電容量ΣＣ
ｊ（ｊ＝１〜ｉ）との積に比例する遅延時間を得ること
ができる。
圧Ｖｔｈが、夫々Ｖｔｈ１＜Ｖｔｈ２＜……＜Ｖｔｈｎ
の関係にあるとする。すると、ゲート電圧入力端子１４
から供給された電圧Ｖが抵抗素子１３に現れ、この供給
電圧が全てのＭＯＳＴｒ１，２，……，ｎのゲート端子
Ｇ１，Ｇ２，……，Ｇｎに印加される。ｎ個のＭＯＳＴ
ｒのうちのあるＭＯＳＴｒｉの閾電圧Ｖｔｈｉと電圧Ｖ
とが、Ｖ≦Ｖｔｈｉなる関係である場合、ｉ個のＭＯＳ
Ｔｒが導通する。よって、各ＭＯＳＴｒに接続されてい
るコンデンサ素子の合成静電容量がΣＣｊ（ｊ＝１〜
ｉ）となり、抵抗素子Ｒ０の抵抗値と合成静電容量ΣＣ
ｊ（ｊ＝１〜ｉ）との積に比例する遅延時間を得ること
ができる。
【００２０】従って、共通端子であるゲート電圧入力端
子１４に閾値電圧Ｖｔｈｎ以下の電圧を供給することに
よって、信号線が増加せず、ｎ通りに遅延時間を変える
ことができるのである。また、図８に示されているよう
な制御回路６０を有しておらず、実装面積の増大及び制
御回路で消費する電力の発生が生じないように、また遅
延時間制御信号線本数を減らすように構成できる。
子１４に閾値電圧Ｖｔｈｎ以下の電圧を供給することに
よって、信号線が増加せず、ｎ通りに遅延時間を変える
ことができるのである。また、図８に示されているよう
な制御回路６０を有しておらず、実装面積の増大及び制
御回路で消費する電力の発生が生じないように、また遅
延時間制御信号線本数を減らすように構成できる。
【００２１】次に、閾電圧レベルの値が互いに異なるＭ
ＯＳＴｒ１，２，……，ｎの構成について説明する。図
２にＭＯＳＴｒの縦断面図が示されている。ＭＯＳＴｒ
閾電圧値を変化させるためには、例えば、図中のゲート
酸化膜２２の厚さｄを変えれば良い。すなわち、ゲート
酸化膜の厚さｄを増大させる程、閾電圧レベルを高くす
ることができる。
ＯＳＴｒ１，２，……，ｎの構成について説明する。図
２にＭＯＳＴｒの縦断面図が示されている。ＭＯＳＴｒ
閾電圧値を変化させるためには、例えば、図中のゲート
酸化膜２２の厚さｄを変えれば良い。すなわち、ゲート
酸化膜の厚さｄを増大させる程、閾電圧レベルを高くす
ることができる。
【００２２】但し、この場合、ＭＯＳＴｒのチャネル長
さＬ及びチャネル幅Ｗを変えないとすれば、図３に示さ
れているＭＯＳＴｒのゲート端子入力電圧ＶＧＳ対ドレ
イン、ソース電流ＩＤＳ特性曲線の実線で示されている
ように閾電圧のレベルが高ければ高い程、ΔＶＧＳ／Δ
ＩＤＳで示されるオン抵抗値が増大し、図１の抵抗素子
Ｒ０と導通したＭＯＳＴｒとによって得られる合成静電
容量ΣＣｊ（ｊ＝１〜ｉ）の積で求まる遅延時間より大
きくなる効果が生じる。
さＬ及びチャネル幅Ｗを変えないとすれば、図３に示さ
れているＭＯＳＴｒのゲート端子入力電圧ＶＧＳ対ドレ
イン、ソース電流ＩＤＳ特性曲線の実線で示されている
ように閾電圧のレベルが高ければ高い程、ΔＶＧＳ／Δ
ＩＤＳで示されるオン抵抗値が増大し、図１の抵抗素子
Ｒ０と導通したＭＯＳＴｒとによって得られる合成静電
容量ΣＣｊ（ｊ＝１〜ｉ）の積で求まる遅延時間より大
きくなる効果が生じる。
【００２３】この場合、図２に示されているチャネル長
さＬ及びチャネル幅Ｗを小さくし、チャネル面積を小さ
くしてチャネル部のキャリア濃度を上げれば、図３中の
破線Ｈで示されているように閾電圧レベルが高いＭＯＳ
Ｔｒでも閾電圧レベルが低いＭＯＳＴｒと同じオン抵抗
値にすることができる。よって、遅延時間は抵抗素子Ｒ
０の抵抗値と導通したＭＯＳＴｒによって与えられる合
成静電容量ΣＣｊ（ｊ＝１〜ｉ）との積に比例すること
になる。
さＬ及びチャネル幅Ｗを小さくし、チャネル面積を小さ
くしてチャネル部のキャリア濃度を上げれば、図３中の
破線Ｈで示されているように閾電圧レベルが高いＭＯＳ
Ｔｒでも閾電圧レベルが低いＭＯＳＴｒと同じオン抵抗
値にすることができる。よって、遅延時間は抵抗素子Ｒ
０の抵抗値と導通したＭＯＳＴｒによって与えられる合
成静電容量ΣＣｊ（ｊ＝１〜ｉ）との積に比例すること
になる。
【００２４】なお、図２において２３はドレイン部ｎ型
半導体、２４はソース部ｎ型半導体、２６はＰ型半導
体、２０及び２１はシリコン酸化被膜である。
半導体、２４はソース部ｎ型半導体、２６はＰ型半導
体、２０及び２１はシリコン酸化被膜である。
【００２５】以上の点から、必要な遅延時間を得るため
にコンデンサ素子の静電容量を増加させても、またＭＯ
ＳＴｒのオン抵抗値を増加させても良く、製造段階にお
ける作り易さに対してより柔軟な選択を取ることができ
る。
にコンデンサ素子の静電容量を増加させても、またＭＯ
ＳＴｒのオン抵抗値を増加させても良く、製造段階にお
ける作り易さに対してより柔軟な選択を取ることができ
る。
【００２６】図４には図１の回路の応用例として、温度
によって信号の遅延量が変化する場合に対する補正回路
を追加した回路の構成が示されている。今、ある温度を
基準温度として、その基準温度より低温度で信号の遅延
量が大きく、基準温度より高温側で信号の遅延量が小さ
い特性を持つ回路があるものとする。この場合、図４に
示されているゲート電圧入力端子１４とグランドとの間
に低温側で電気抵抗が下がり、高温側で電気抵抗が上が
る感温素子１５である正特性サーミスタを接続すれば良
い。
によって信号の遅延量が変化する場合に対する補正回路
を追加した回路の構成が示されている。今、ある温度を
基準温度として、その基準温度より低温度で信号の遅延
量が大きく、基準温度より高温側で信号の遅延量が小さ
い特性を持つ回路があるものとする。この場合、図４に
示されているゲート電圧入力端子１４とグランドとの間
に低温側で電気抵抗が下がり、高温側で電気抵抗が上が
る感温素子１５である正特性サーミスタを接続すれば良
い。
【００２７】かかる構成において、サーミスタの温度に
よる電気抵抗変化比率を調整すれば、直流電圧電源１６
を印加した場合、信号の遅延時間を基準温度時の遅延時
間と同じ値に補正することができる。
よる電気抵抗変化比率を調整すれば、直流電圧電源１６
を印加した場合、信号の遅延時間を基準温度時の遅延時
間と同じ値に補正することができる。
【００２８】また、上記例と逆の温度−遅延特性を有す
る回路では、感温素子１５に負特性サーミスタを使用す
ることにより、同様の効果をもたらすことができる。
る回路では、感温素子１５に負特性サーミスタを使用す
ることにより、同様の効果をもたらすことができる。
【００２９】以上述べた効果については、個別部品で構
成した場合、及び半導体集積回路内に集積した場合を問
わず、同様の効果が得られることはいうまでもない。
成した場合、及び半導体集積回路内に集積した場合を問
わず、同様の効果が得られることはいうまでもない。
【００３０】なお、コンデンサ素子各々の静電容量値を
予め変えておけば、時定数の可変範囲、すなわち遅延時
間の可変範囲を変えることができる。
予め変えておけば、時定数の可変範囲、すなわち遅延時
間の可変範囲を変えることができる。
【００３１】要するに、上述した両実施例の遅延回路で
は共通の端子を経由して印加される直流電圧を増減変化
させることによって、閾電圧の互いに異なるｎ個のＭＯ
ＳＴｒをオン状態とし、そのオン状態となっているＭＯ
ＳＴｒの組合せに応じて、被遅延信号の信号線路とグラ
ンドとの間に並列に接続されているコンデンサ素子の静
電容量の大きさを制御して時定数を変えることによって
遅延時間を変化させている。
は共通の端子を経由して印加される直流電圧を増減変化
させることによって、閾電圧の互いに異なるｎ個のＭＯ
ＳＴｒをオン状態とし、そのオン状態となっているＭＯ
ＳＴｒの組合せに応じて、被遅延信号の信号線路とグラ
ンドとの間に並列に接続されているコンデンサ素子の静
電容量の大きさを制御して時定数を変えることによって
遅延時間を変化させている。
【００３２】従って、信号の遅延時間を制御するために
共通端子、すなわち１つの端子しか用いないため、論理
的に遅延時間を制御する場合の、複数本制御端子が必要
な場合と比べて、半導体集積回路等で使用する場合、実
装されるパッケージに制限される信号端子数を、半導体
集積回路が有する本来の機能に用いられる入出力信号線
用として有効に使用できるのである。
共通端子、すなわち１つの端子しか用いないため、論理
的に遅延時間を制御する場合の、複数本制御端子が必要
な場合と比べて、半導体集積回路等で使用する場合、実
装されるパッケージに制限される信号端子数を、半導体
集積回路が有する本来の機能に用いられる入出力信号線
用として有効に使用できるのである。
【００３３】また、遅延素子が抵抗素子及びコンデンサ
素子の受動素子による時定数回路で構成されているた
め、能動素子で構成される遅延素子に比べて遅延回路部
分の消費電力を十分低くできるのである。
素子の受動素子による時定数回路で構成されているた
め、能動素子で構成される遅延素子に比べて遅延回路部
分の消費電力を十分低くできるのである。
【００３４】さらに、予め設定した可変遅延時間内であ
れば、本遅延回路が含まれる半導体集積回路と接続され
て信号を授受する他の回路の遅延条件が経年変化等によ
り変動しても、ゲート電圧入力端子に印加する直流電圧
を変えることにより、遅延時間を調整することができ
る。
れば、本遅延回路が含まれる半導体集積回路と接続され
て信号を授受する他の回路の遅延条件が経年変化等によ
り変動しても、ゲート電圧入力端子に印加する直流電圧
を変えることにより、遅延時間を調整することができ
る。
【００３５】また、環境温度によって回路の遅延時間が
変化する系においては、温度によって抵抗値が変化する
正特性又は負特性の感温素子を追加すれば、遅延時間の
温度による補正を簡単に行うことができる。
変化する系においては、温度によって抵抗値が変化する
正特性又は負特性の感温素子を追加すれば、遅延時間の
温度による補正を簡単に行うことができる。
【００３６】なお、上述した両実施例では、１つの抵抗
素子Ｒ０と複数のコンデンサ素子による合成静電容量と
の積によって、所望の時定数を実現しているが、逆にコ
ンデンサ素子を１つとし、抵抗素子とＭＯＳスイッチン
グ素子との直列回路を複数設け、その合成抵抗値との積
によって所望の時定数を実現するように構成できること
は明白である。尚、この場合、ＭＯＳスイッチング素子
のオン抵抗を利用すれば、抵抗素子そのものを省略する
ことができる。
素子Ｒ０と複数のコンデンサ素子による合成静電容量と
の積によって、所望の時定数を実現しているが、逆にコ
ンデンサ素子を１つとし、抵抗素子とＭＯＳスイッチン
グ素子との直列回路を複数設け、その合成抵抗値との積
によって所望の時定数を実現するように構成できること
は明白である。尚、この場合、ＭＯＳスイッチング素子
のオン抵抗を利用すれば、抵抗素子そのものを省略する
ことができる。
【００３７】この様な回路の構成を図５に示しており、
図５において、図１，４と同等部分は同一符号にて示
す。図５を参照すると、被遅延信号入力部１０と遅延信
号出力部１１との間に並列に閾値電圧の異なるｎ個のＭ
ＯＳＴｒ１，２，……，ｎのドレイン端子Ｄ１，Ｄ２，
……，Ｄｎ及びソース端子Ｓ１，Ｓ２，……、Ｓｎが接
続される。
図５において、図１，４と同等部分は同一符号にて示
す。図５を参照すると、被遅延信号入力部１０と遅延信
号出力部１１との間に並列に閾値電圧の異なるｎ個のＭ
ＯＳＴｒ１，２，……，ｎのドレイン端子Ｄ１，Ｄ２，
……，Ｄｎ及びソース端子Ｓ１，Ｓ２，……、Ｓｎが接
続される。
【００３８】またＭＯＳＴｒ１，２，……，ｎのソース
端子Ｓ１，Ｓ２，……，Ｓｎにはコンデンサ素子Ｃ０の
一端が接続され、その他端はグランドに接地される。
端子Ｓ１，Ｓ２，……，Ｓｎにはコンデンサ素子Ｃ０の
一端が接続され、その他端はグランドに接地される。
【００３９】更に、ＭＯＳＴｒ１，２，……，ｎのゲー
ト端子Ｇ１，Ｇ２，……，Ｇｎは全てゲート電圧入力端
子１４に接続され、同時に抵抗素子１３の一端に接続さ
れる。この抵抗素子１３の他端はグランドに接地されて
いる。
ト端子Ｇ１，Ｇ２，……，Ｇｎは全てゲート電圧入力端
子１４に接続され、同時に抵抗素子１３の一端に接続さ
れる。この抵抗素子１３の他端はグランドに接地されて
いる。
【００４０】従って，ＭＯＳＴｒ１，２，……，ｎのゲ
ート端子Ｇ１，Ｇ２，……，Ｇｎに印加される電圧値に
従ってｎ通りの時定数を有する遅延回路となる。
ート端子Ｇ１，Ｇ２，……，Ｇｎに印加される電圧値に
従ってｎ通りの時定数を有する遅延回路となる。
【００４１】この動作について説明すると、ｎ個のＭＯ
ＳＴｒ１，２，……，ｎの閾値電圧ＶｔｈがＶｔｈ１＜
Ｖｔｈ２＜……＜Ｖｔｈｎの関係にあるとすると、ゲー
ト電圧入力端子１４から供給された電圧Ｖが抵抗素子１
３に現れ、この供給電圧がｎ個のＭＯＳＴｒ１，２，…
…，ｎのゲート端子Ｇ１，Ｇ２，……，Ｇｎに印加さ
れ、あるｉ個目のＭＯＳＴｒｉの閾値電圧Ｖｔｈｉがゲ
ート電圧入力端子１４から供給された電圧と同じである
場合、ｉ個のＭＯＳＴｒが導通し、ｉ個のＭＯＳＴｒの
オン抵抗の並列合成値は、各トランジスタのオン抵抗が
同一の場合、１個のＭＯＳＴｒのオン抵抗の１／ｉ倍に
変化する。
ＳＴｒ１，２，……，ｎの閾値電圧ＶｔｈがＶｔｈ１＜
Ｖｔｈ２＜……＜Ｖｔｈｎの関係にあるとすると、ゲー
ト電圧入力端子１４から供給された電圧Ｖが抵抗素子１
３に現れ、この供給電圧がｎ個のＭＯＳＴｒ１，２，…
…，ｎのゲート端子Ｇ１，Ｇ２，……，Ｇｎに印加さ
れ、あるｉ個目のＭＯＳＴｒｉの閾値電圧Ｖｔｈｉがゲ
ート電圧入力端子１４から供給された電圧と同じである
場合、ｉ個のＭＯＳＴｒが導通し、ｉ個のＭＯＳＴｒの
オン抵抗の並列合成値は、各トランジスタのオン抵抗が
同一の場合、１個のＭＯＳＴｒのオン抵抗の１／ｉ倍に
変化する。
【００４２】従って、一本の信号線であるゲート電圧入
力端子１４にｎ個目のＭＯＳＴｒの閾値電圧Ｖｔｈｎま
での電圧を供給することによって、ｎ通りに遅延時間を
変えることが可能となる。閾値電圧は回路に供給されて
いる電源電圧を越えないように設定される。
力端子１４にｎ個目のＭＯＳＴｒの閾値電圧Ｖｔｈｎま
での電圧を供給することによって、ｎ通りに遅延時間を
変えることが可能となる。閾値電圧は回路に供給されて
いる電源電圧を越えないように設定される。
【００４３】この実施例においても、図８に示した様な
カウンタ、デコーダなどによる制御回路６０を有してお
らず、実装面積の増大及び制御回路で消費する電力の発
生が生じないように、また遅延時間制御信号線本数を減
らす様に構成している。
カウンタ、デコーダなどによる制御回路６０を有してお
らず、実装面積の増大及び制御回路で消費する電力の発
生が生じないように、また遅延時間制御信号線本数を減
らす様に構成している。
【００４４】本例における各ＭＯＳＴｒについても、図
２，３にて説明した構造のトランジスタとすることで、
各素子の閾電圧を所望に異なる様に設計できる。そし
て、閾電圧が高いＭＯＳＴｒのオン抵抗値を閾電圧が低
いＭＯＳＴｒのそれと同一とする場合、これ等オン抵抗
をＲ０ｎとすると、遅延時間は１／（ｎＲ０ｎ）に比例
し、オン抵抗が閾電圧に依存する場合の構成では、ΠＲ
０ｎｉ／（ΣＲ０ｎｉ）に比例することになる（ｉ＝１
〜ｎ）。
２，３にて説明した構造のトランジスタとすることで、
各素子の閾電圧を所望に異なる様に設計できる。そし
て、閾電圧が高いＭＯＳＴｒのオン抵抗値を閾電圧が低
いＭＯＳＴｒのそれと同一とする場合、これ等オン抵抗
をＲ０ｎとすると、遅延時間は１／（ｎＲ０ｎ）に比例
し、オン抵抗が閾電圧に依存する場合の構成では、ΠＲ
０ｎｉ／（ΣＲ０ｎｉ）に比例することになる（ｉ＝１
〜ｎ）。
【００４５】以上の点から、必要な遅延時間を得るため
にコンデンサ素子ＣＯの静電容量を増加させても、また
ＭＯＳＴｒのオン抵抗を増加させても良く、製造におけ
る作り易さに対してより柔軟な選択を取ることが可能で
ある。
にコンデンサ素子ＣＯの静電容量を増加させても、また
ＭＯＳＴｒのオン抵抗を増加させても良く、製造におけ
る作り易さに対してより柔軟な選択を取ることが可能で
ある。
【００４６】図６は本発明の更に他の実施例の回路図で
あり、図１，４．５と同等部分は同一符号により示して
いる。本例では、図５の回路に対して図４に示した感温
素子１５を設けて、環境温度により回路の遅延時間が変
化する系において、温度補性を行うものである。
あり、図１，４．５と同等部分は同一符号により示して
いる。本例では、図５の回路に対して図４に示した感温
素子１５を設けて、環境温度により回路の遅延時間が変
化する系において、温度補性を行うものである。
【００４７】
【発明の効果】以上説明したように本発明は、閾電圧レ
ベルが互いに異なるｎ個のスイッチング素子に対して所
定のレベルの閾電圧を共通端子から印加し、そのオン状
態になっているスイッチング素子の組合せに応じた値の
時定数を実現することにより、制御信号線の本数が増加
することなく、また消費電力が増加することなく遅延時
間を外部から制御できるという効果がある。
ベルが互いに異なるｎ個のスイッチング素子に対して所
定のレベルの閾電圧を共通端子から印加し、そのオン状
態になっているスイッチング素子の組合せに応じた値の
時定数を実現することにより、制御信号線の本数が増加
することなく、また消費電力が増加することなく遅延時
間を外部から制御できるという効果がある。
【００４８】本発明の遅延回路の効果として、一本のゲ
ート電圧入力端子７を経由して印加される直流電圧を変
化させることによって、閾値電圧の異なる複数のＭＯＳ
型電界効果型トランジスタを導通、非導通させ、被遅延
信号の信号線路に直列に挿入される純抵抗成分の大きさ
を制御し、被遅延信号の信号線路に並列に挿入されてい
るコンデンサ素子の静電容量とで生じる遅延時間を可変
させている。
ート電圧入力端子７を経由して印加される直流電圧を変
化させることによって、閾値電圧の異なる複数のＭＯＳ
型電界効果型トランジスタを導通、非導通させ、被遅延
信号の信号線路に直列に挿入される純抵抗成分の大きさ
を制御し、被遅延信号の信号線路に並列に挿入されてい
るコンデンサ素子の静電容量とで生じる遅延時間を可変
させている。
【００４９】また、信号の遅延時間を制御するのに一本
のゲート電圧入力端子しか用いないため、論理的に遅延
時間を制御する場合の、複数本制御端子が必要な場合と
比べて、半導体集積回路等で使用する場合、実装される
パッケージに制限される信号端子本数を半導体集積回路
が有する本来の機能に用いられる入出力信号線用として
有効に使用できる効果がある。
のゲート電圧入力端子しか用いないため、論理的に遅延
時間を制御する場合の、複数本制御端子が必要な場合と
比べて、半導体集積回路等で使用する場合、実装される
パッケージに制限される信号端子本数を半導体集積回路
が有する本来の機能に用いられる入出力信号線用として
有効に使用できる効果がある。
【００５０】さらに予め設定した可変遅延時間内であれ
ば、本遅延調整回路が含まれる半導体集積回路にインタ
フェースする他の回路の遅延条件が経年変化等により変
動しても、ゲート電圧入力端子に印加する直流電圧を変
えることにより調整することが可能である。更にはま
た、環境温度によって回路の遅延時間が変化する系にお
いて、温度によって抵抗値が変化する正特性または負特
性感温素子と組み合わせて使用する場合、遅延時間の温
度による補正を簡単に行うことができる効果がある。
ば、本遅延調整回路が含まれる半導体集積回路にインタ
フェースする他の回路の遅延条件が経年変化等により変
動しても、ゲート電圧入力端子に印加する直流電圧を変
えることにより調整することが可能である。更にはま
た、環境温度によって回路の遅延時間が変化する系にお
いて、温度によって抵抗値が変化する正特性または負特
性感温素子と組み合わせて使用する場合、遅延時間の温
度による補正を簡単に行うことができる効果がある。
【図１】本発明の一実施例による遅延回路の構成を示す
回路図である。
回路図である。
【図２】図１の遅延回路におけるＭＯＳＴｒの構造を示
す縦断面図である。
す縦断面図である。
【図３】図２のＭＯＳＴｒのゲート入力電圧対ドレイ
ン、ソース電流特性を示す特性図である。
ン、ソース電流特性を示す特性図である。
【図４】本発明の他の実施例による遅延回路の構成を示
す回路図である。
す回路図である。
【図５】本発明の更に他の実施例による遅延回路の構成
を示す回路図である。
を示す回路図である。
【図６】本発明の更に別の実施例による遅延回路の構成
を示す回路図である。
を示す回路図である。
【図７】従来の遅延回路の例を示す回路図である。
【図８】従来の遅延回路の他の例を示す回路図である。
１〜ｎ ＭＯＳＴｒ １４ ゲート電圧入力端子 １５ 感熱素子 Ｃ０，Ｃ１〜Ｃｎ コンデンサ素子 Ｒ０〜Ｒｎ 抵抗素子
Claims (7)
- 【請求項１】 閾電圧レベルが互いに異なるｎ個（ｎは
２以上の整数）のスイッチング素子と、前記ｎ個のスイ
ッチング素子に対して所定レベルの閾電圧を共通に印加
するための共通端子と、前記ｎ個のスイッチング素子の
うちオン状態のスイッチング素子の組合わせに応じた値
の時定数を実現する時定数回路とを有し、前記時定数回
路を介して入力信号を出力することを特徴とする遅延回
路。 - 【請求項２】 前記時定数回路は、入力段に設けられた
抵抗器と、前記ｎ個のスイッチング素子に夫々対応して
設けられ対応スイッチング素子がオン状態になっている
ときに前記抵抗器に接続されて所定時定数を実現するｎ
個のコンデンサとを有することを特徴とする請求項１記
載の遅延回路。 - 【請求項３】 前記時定数回路は、前記ｎ個のコンデン
サに対応して夫々並列に設けられたｎ個の抵抗素子を有
することを特徴とする請求項２記載の遅延回路。 - 【請求項４】 前記時定数回路は、前記ｎ個のスイッチ
ング素子が入力段と出力段との間に互いに並列に設けら
れており、オン状態のスイッチング素子の導通抵抗の合
成抵抗値と共に所定時定数を実現するコンデンサを前記
出力段に有することを特徴とする請求項１記載の遅延回
路。 - 【請求項５】 前記ｎ個のスイッチング素子は、ＭＯＳ
トランジスタであり、これ等ｎ個のトランジスタのゲー
ト絶縁膜の厚さが互いに異なることを特徴とする請求項
１〜４いずれか記載の遅延回路。 - 【請求項６】 前記ＭＯＳトランジスタのチャネル面積
が互いに異なることを特徴とする請求項５記載の遅延回
路。 - 【請求項７】 温度変化に応じて前記共通端子に供給さ
れる電圧値を調整する手段を更に含むことを特徴とする
請求項１〜６いずれか記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204818A JPH07193477A (ja) | 1993-11-19 | 1994-08-30 | 遅延回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28963793 | 1993-11-19 | ||
| JP5-289637 | 1993-11-19 | ||
| JP6204818A JPH07193477A (ja) | 1993-11-19 | 1994-08-30 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193477A true JPH07193477A (ja) | 1995-07-28 |
Family
ID=26514688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6204818A Withdrawn JPH07193477A (ja) | 1993-11-19 | 1994-08-30 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193477A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183867B2 (en) | 2003-10-17 | 2007-02-27 | Matsushita Electric Industrial Co., Ltd. | Voltage controlled variable capacitor |
| WO2008097678A1 (en) * | 2007-02-08 | 2008-08-14 | Allegro Microsystems, Inc. | Integrated fault output/fault response delay circuit |
-
1994
- 1994-08-30 JP JP6204818A patent/JPH07193477A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183867B2 (en) | 2003-10-17 | 2007-02-27 | Matsushita Electric Industrial Co., Ltd. | Voltage controlled variable capacitor |
| WO2008097678A1 (en) * | 2007-02-08 | 2008-08-14 | Allegro Microsystems, Inc. | Integrated fault output/fault response delay circuit |
| US7573393B2 (en) | 2007-02-08 | 2009-08-11 | Allegro Microsystems, Inc. | Integrated fault output/fault response delay circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |