JPH08184808A - 複数ライン同時駆動液晶表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 部品点数を少なくして消費電力を低減し、コ
ストも安価にでき、小型化が図れるような複数ライン同
時駆動液晶表示装置を提供する。 【構成】 制御部２０によってアドレス計算を行ない、
そのアドレスからライトパービットを用い、特定ビット
に書込むように設定してアドレスをインクリメントし、
ビデオＲＡＭ２１ａに画素データを書込み、ビデオＲＡ
Ｍ２１ａから画像データを読出して演算処理部９ａで各
ラインの画像データと直交関数発生器６ａから出力され
た直交関数との排他的論理和演算および合計演算を行な
い、上画面用カラムドライバ１２ａによって上画面１４
ａのカラム電極を駆動し、行データ生成回路１０ａによ
り直交関数から行データを生成し、上画面用ロウドライ
バ１３ａによって上画面１４ａのロウ電極を駆動する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は複数ライン同時駆動液
晶表示装置に関し、特に、単純マトリクス液晶表示装置
の複数ラインを同時に選択するアクティブアドレッシン
グ方式を用いて情報を表示するような複数ライン同時駆
動液晶表示装置に関する。

【０００２】

【従来の技術】従来の単純マトリクス液晶表示装置で
は、ロウ（行）電極に、１行分のデータがカラム（列）
ドライバから出てくるごとに順次電圧をかけて１フレー
ムを構成していた。しかしながら、このような方式で
は、Ｎ行の液晶表示装置の場合、１フレームの間に電圧
がかかっているのは１／ｎの時間だけであるため、コン
トラストが低いという欠点がある。

【０００３】そこで、最近の液晶表示装置においては、
アクティブアドレッシング方式による方式が用いられて
いる。この方式は、液晶表示装置のピクセルの濃度はピ
クセルにかかる電位差の√Ｖｒｍｓ² に比例するため、
１フレームでのＶｒｍｓが表示したいピクセルに比例し
ていればよい。アクティブアドレッシング方式では、ロ
ウ電極には直交関数の一種であるＷａｌｓｈ関数が用い
られ、カラム電極には表示したいピクセルデータとＷａ
ｌｓｈ関数との積和を用いることで、常に周期の短い比
較的波高値の高い電圧がかかることになり、各画素にと
って高周波化と同じ効果を得ることができる。

【０００４】本願発明者らは、そのような複数ライン同
時駆動液晶表示装置として、特願平５−３３２３６４を
提案した。

【０００５】図１９は上述の提案した複数ライン同時駆
動液晶表示装置の概略ブロック図である。図１９におい
て、制御部１５はバス２を介して図示しないＣＰＵに接
続されており、ＣＰＵから与えられるデータを液晶表示
装置１４に表示するための制御を行なう。制御部１５は
表示コントローラとビデオＲＡＭと液晶制御部とを内蔵
している。

【０００６】液晶表示装置１４は６４０×４８０のドッ
トマトリクスからなり、６４０×２４０ドットの上画面
１４ａと６４０×２４０ドットの下画面１４ｂとに分割
されている。そして、これらの上画面１４ａと下画面１
４ｂが以下に述べる構成によって個別的に表示制御され
る。上画面１４ａの表示制御部は、直交関数発生器６ａ
とレジスタ８ａとビデオＲＡＭ１６ａとレジスタ１７ａ
と演算処理部９ａと行データ生成回路１０ａとＤ／Ａコ
ンバータ１１ａと上画面用カラムドライバ１２ａと上画
面用ロウドライバ１３ａとを含む。直交関数発生器６ａ
は制御部１５から与えられるクロック信号に応じて、直
交関数として、前述のＷａｌｓｈ関数を発生してレジス
タ８ａにストアする。ビデオＲＡＭ１６ａは６４ｋ×１
６ビットのＤＲＡＭが用いられ、レジスタ１７ａとして
２つのメモリ保持部Ａ，Ｂを有するレジスタが用いられ
る。演算処理部９ａは排他的論理和演算と合計演算する
機能を有しており、レジスタ８ａにストアされている直
交関数と、レジスタ１７ａにストアされているピクセル
データとの排他的論理和を求めた後、そのビットの和を
とり、Ｄ／Ａコンバータ１１ａに与える。Ｄ／Ａコンバ
ータ１１ａは入力されたディジタル信号をアナログ信号
に変換し、上画面用カラムドライバ１２ａに与える。上
画面用カラムドライバ１２ａは上画面１４ａのカラム電
極を駆動する。また、レジスタ８ａにストアされている
直交関数は行データ生成回路１０ａに与えられて行デー
タが生成され、上画面用ロウドライバ１３ａによって上
画面１４ａのロウ電極が駆動される。

【０００７】下画面１４ｂの表示制御部も上画面１４ａ
の表示制御部と同様にして構成され、直交関数発生器６
ｂとレジスタ８ｂとビデオＲＡＭ１６ｂとレジスタ１７
ｂと演算処理部９ｂと行データ生成回路１０ｂとＤ／Ａ
コンバータ１１ｂと下画面用カラムドライバ１２ｂと下
画面用ロウドライバ１３ｂとを含む。

【０００８】図２０は図１９に示したレジスタ１７ａ，
１７ｂのエリアを示す図である。まず、レジスタ１７
ａ，１７ｂは図２０（ａ），（ｂ）に示すように、７ラ
インのそれぞれに対応して１６ビットのピクセルデータ
をストアできるようになっており、図２０（ｃ）に示す
ように、各ラインごとに１６ビットのピクセルデータが
ストアされ、１６ビットのピクセルデータがパラレルに
一括的に読出される。

【０００９】次に、図１９および図２０を参照して、複
数ライン同時駆動液晶表示装置の動作について説明す
る。制御部１５はＣＰＵからバス２を介して入力される
シリアルデータをビデオＲＡＭ１６ａに順次記憶させ
る。そして、制御部１５は１回の表示サイクルでビデオ
ＲＡＭ１６ａから１ビットずつピクセルデータを読出
す。１回の表示サイクルがフレーム周波数６０Ｈｚであ
り、直交関数の周期が８周期とし、複数同時走査できる
ライン数を７ラインとすると、 １／｛６０［Ｈｚ］×（ＩＮＴ（２４０）／７＋１）
［Ｂｌｏｃｋ］×７［Ｌｉｎｅ］×８［Ｃｙｃｌｅ］×
（６４０／１６）｝≒２１２［ｎｓｅｃ］ となる。通常、ＤＲＡＭのサイクルタイムは１５０ｎｓ
ｅｃであるため使用可能となる。

【００１０】次に、表示サイクルの動作について説明す
る。なお、上画面と下画面は同じタイミングで動作す
る。制御部１５は１ライン目の最初の１６ピクセルのデ
ータをビデオＲＡＭ１６ａから読出してレジスタ１７ａ
のメモリ保持部Ａに蓄える。次に、制御部１５はビデオ
ＲＡＭ１６から２ライン目の最初の１６ピクセルデータ
を読出して、レジスタ１７ａのメモリ保持部Ａに蓄え
る。同様にして、制御部１５は順次７ライン目までのピ
クセルデータを読出してメモリ保持部Ａに蓄える。レジ
スタ１７ａのメモリ保持部Ａに７ライン分のデータが蓄
えられると、各ラインより１ビットずつのピクセルデー
タが演算処理９ａにシリアルに出力される。このとき、
演算処理部９ａにはレジスタ８ａに蓄えられている直交
関数が与えられている。演算処理部９ａはピクセル出力
と直交関数との演算を行なってＤ／Ａコンバータ１１ａ
に出力する。

【００１１】したがって、メモリ保持部Ａからピクセル
データを演算処理部９ａに出力している間に、次の１６
ピクセルデータの１ライン目から７ライン目までが順次
ビデオＲＡＭ１６ａから読出され、メモリ保持部Ｂに蓄
えられる。メモリ保持部Ａからのピクセルデータのシリ
アル出力が終了すると、メモリ保持部Ｂからのシリアル
データが出力され、今度は次の１６ピクセルのデータを
メモリ保持部Ａに蓄える。この動作を繰返す。これによ
り、２１２ｎｓｅｃ×７＝１４８４ｎｓｅｃ間に７回の
メモリリードサイクルを行ない、空いている時間にＣＰ
Ｕからのアクセスが許可される。この際、ＣＰＵからの
アクセスの時間を長くするためには、表示サイクルの７
ライン分を高速にアクセスする必要がある。これに関す
る解決策として、カラムアドレスのロウアドレスを変換
し、７ライン分のアクセスにページモードを用いる方法
がある。制御部１５によってロウアドレスとカラムアド
レスとを変換することにより、表示サイクルにページモ
ードを用い、高速にＤＲＡＭをアクセスする。この変換
により、１ライン目から７ライン目までのデータをアク
セスにページモードを用いることができ、サイクルタイ
ムが短くなる。

【００１２】上述のごとく、Ｄ／Ａコンバータ１１ａは
与えられたディジタル信号をアナログ信号に変換し、上
画面用カラムドライバ１２ａによって上画面１４ａのカ
ラム電極が駆動され、行データ生成回路１０ａはレジス
タ８ａに格納されている直交関数に基づいた行データを
生成し、上画面ロウドライバ１３ａによって上画面１４
ａのロウ電極が駆動される。

【００１３】

【発明が解決しようとする課題】しかしながら、図１９
に示した複数ライン同時駆動液晶表示装置では、高速に
読出演算を行なうため、一旦レジスタ１７ａ，１７ｂに
画素内容を蓄える必要がありかつ直交変換のために、メ
モリ読出回数も増加し、システムからのメモリアクセス
に制限がある。

【００１４】一方、走査ライン１２０または２４０ライ
ンを同時に駆動する方法もあるが、その場合には高速の
ＳＲＡＭをライン分用意してメモリサイクルを実現する
必要がある。たとえば、６０Ｈｚ，１画素８ビットでメ
モリサイクルを計算すると、１２０ライン分の１画素を
読出す時間は、次のようになる。 １／｛６０［Ｈｚ］×（ＩＮＴ（２４０／１２０）［Ｂ
ｌｏｃｋ］×１２８［ｃｙｃｌｅ］×（６４０）｝＝１
０１．７［ｎｓｅｃ］ ところが、上述の方法ではＲＡＭを複数個用い、実現す
る必要がある。

【００１５】それゆえに、この発明の主たる目的は、通
常のダイナミックランダムアクセスメモリを用い、レジ
スタなどに一旦画素内容を蓄えることなく、表示システ
ムを構築でき、コストを低下でき、余分なクロックを用
いることなく消費電力も低減できるような複数ライン同
時駆動液晶表示装置を提供することである。

【００１６】

【課題を解決するための手段】請求項１に係る発明で
は、複数行，複数列に電極が配置された単純マトリクス
液晶表示器において、複数の特定の行の電極を同時に選
択して駆動する複数ライン同時駆動液晶表示装置であっ
て、単純マトリクス表示器に表示すべき１画面分の画素
データを記憶するためのライトパービット機能を有する
ダイナミックランダムアクセスメモリと、ダイナミック
ランダムアクセスメモリから複数の特定の行データを同
時に読出すことができるように、同じアドレスを割付け
てダイナミックランダムアクセスメモリに与えるアドレ
ス信号を変換するためのアドレス変換手段と、直交関数
を発生する直交関数発生手段と、発生された直交関数と
ダイナミックランダムアクセスメモリから出力される複
数の特定の行データとの排他的論理和およびその合計演
算を行なう演算手段と、演算手段の演算結果に応じて単
純マトリクス液晶表示器の列電極を同時に駆動する列駆
動手段と、直交関数に基づいて単純マトリクス液晶表示
器の複数の特定の行の行電極を同時に駆動する行駆動手
段とを備えて構成される。

【００１７】請求項２に係る発明では、請求項１の画素
データは１画素の重みとして１ビットないし２ビットの
いずれかのビットが割当てられる。

【００１８】請求項３に係る発明では、請求項１のダイ
ナミックランダムアクセスメモリはＲＧＢの各画素のそ
れぞれに対応して設けられていて、アドレス変換手段
は、ＲＧＢのそれぞれの特定の行データを対応のダイナ
ミックランダムアクセスメモリから同時に読出すよう
に、それぞれのダイナミックランダムアクセスメモリに
同じアドレスを割付けて各ダイナミックランダムアクセ
スメモリに与えるアドレス信号を変換する。

【００１９】請求項４に係る発明では、請求項１のダイ
ナミックランダムアクセスメモリは、ビット数によって
それぞれ対応して設けられていて、アドレス変換手段
は、各画素もしくはＲＧＢのそれぞれの特定の行データ
の階調を対応のダイナミックランダムアクセスメモリか
ら同時に読出すように、それぞれのダイナミックランダ
ムアクセスメモリに同じアドレスを割付けてアドレス信
号を変換する。

【００２０】請求項５に係る発明は、複数行，複数列に
電極が配置された単純マトリクス液晶表示器において、
１画素を複数ビットで複数走査ラインＬの数ライン同時
走査駆動する複数ライン同時駆動液晶表示装置であっ
て、シリアルポートと積和演算ロジックと直交関数を発
生する直交関数発生器とを含み、単純マトリクス表示器
に表示すべき１画面分の画素データを記憶するための専
用ダイナミックランダムアクセスメモリと、走査ライン
Ｌに合わせて専用ダイナミックランダムアクセスメモリ
に対するアドレスを行列変換に相当するアドレス変換を
行なうアドレス変換手段を備え、転送サイクルによって
専用ダイナミックランダムアクセスメモリからシリアル
ポートを介して転送されたデータのうちのＬライン分に
対して、積和ロジックによって直交関数発生器からの直
交関数と積和演算処理を行なって出力し、複数ラインＬ
を同時に駆動する。

【００２１】請求項６に係る発明では、請求項５の単純
マトリクス表示器は、１画素がＲＧＢの各複数ビットで
構成され、専用ダイナミックランダムアクセスメモリは
ＲＧＢの各画素に対応して設けられる。

【００２２】請求項７に係る発明では、請求項５のダイ
ナミックランダムアクセスメモリは、積和ロジックの出
力をアナログ信号に変換するＤ／Ａ変換回路を含む。

【００２３】請求項８に係る発明では、請求項５の専用
ダイナミックランダムアクセスメモリは、転送サイクル
を外部制御または内部自動インクリメントのいずれかを
選ぶことができる回路が設けられる。

【００２４】

【作用】請求項１に係る発明は、ダイナミックランダム
アクセスメモリから複数の特定の行データを読出すよう
にアドレス変換を行ない、読出された複数の特定の行デ
ータと直交関数との排他的論理和およびその合計演算を
行ない、その演算結果に応じて単純マトリクス液晶表示
器の列電極を同時に駆動するとともに、直交関数に基づ
いて単純マトリクス液晶表示器の複数の特定の行電極を
同時に駆動する。

【００２５】請求項２に係る発明では、画素データは１
画素の重みとして１ビットないし２ビットのいずれかの
ビットを割当てる。

【００２６】請求項３に係る発明では、ＲＧＢの各画素
のそれぞれに対応してダイナミックランダムアクセスメ
モリを設け、ＲＧＢのそれぞれの特定の行データを対応
のダイナミックランダムアクセスメモリから同時に読出
すようにそれぞれのダイナミックランダムアクセスメモ
リに同じアドレスを割付け、各ダイナミックランダムア
クセスメモリに与えるアドレス信号を変換する。

【００２７】請求項４に係る発明では、専用ダイナミッ
クランダムアクセスメモリをビット数に対応して設け、
アドレス変換手段は、アドレス信号を変換して、各画素
もしくは、ＲＧＢのそれぞれの特定の行データの階調を
対応のダイナミックランダムアクセスメモリから同時に
読出す。

【００２８】請求項５に係る発明は、専用ダイナミック
ランダムアクセスメモリにシリアルポートと積和演算ロ
ジックと直交関数発生器とを設け、複数の走査ラインＬ
に合わせて専用ダイナミックランダムアクセスメモリに
対応するアドレスを行列変換に相当するアドレス変換を
行なってアドレス指定し、転送サイクルによって専用ダ
イナミックランダムアクセスメモリからシリアルポート
を介して転送されたデータのうちのＬライン分に対し
て、積和ロジックによって直交関数発生器からの直交関
数と積和演算処理を行なって出力し、複数ラインの電極
を同時に駆動する。

【００２９】請求項６に係る発明では、単純マトリクス
表示器の１画素をＲＧＢの各複数ビットで構成し、専用
ダイナミックランダムアクセスメモリをＲＧＢの各画素
に対応して設ける。

【００３０】請求項７に係る発明では、専用ダイナミッ
クランダムアクセスメモリに、積和ロジックの出力をア
ナログ信号に変換するＤ／Ａ変換回路を設ける。

【００３１】請求項８に係る発明では、専用ダイナミッ
クランダムアクセスメモリは、内蔵されている回路によ
って転送サイクルを外部制御または内部自動インクリメ
ントのいずれかによって選ぶ。

【００３２】

【実施例】図１はこの発明の一実施例のライトパービッ
トとアドレス変換を用いた表示システムのブロック図で
ある。図１に示した表示システムは、以下の点を除いて
図１９と同様にして構成される。すなわち、レジスタ１
７ａ，１７ｂが省略され、ビデオＲＡＭ２１ａ，２１ｂ
としてライトパービット機能付きのものが用いられ、制
御部１５に代えて制御部２０が設けられる。

【００３３】図２は１画素１ビット時のメモリマップの
例を示す図であり、図３は１画素２ビット時のメモリマ
ップの例を示す図であり、図４はこの発明の一実施例の
アドレス変換ブロックの一例を示す図であり、図５はこ
の発明の一実施例のタイミング図である。

【００３４】図２に示すように、ビデオＲＡＭ２１ａ，
２１ｂに１画素１ビットのデータを書込むときには、図
２（ｂ）に示すメモリマップをＤＲＡＭのライトパービ
ット機能を用いて図２（ａ）に示すメモリマップに変換
し、ビデオＲＡＭ２１ａ，２１ｂに書込まれる。なお、
１画素１ビットのときは白黒の２値で画像が表示され
る。

【００３５】また、ビデオＲＡＭ２１ａ，２１ｂに１画
素２ビットのデータを書込むときには、図３（ｂ）に示
すメモリマップをＤＲＡＭのライトパービット機能を用
いて図３（ａ）に示すメモリマップに変換してビデオＲ
ＡＭ２１ａ，２１ｂに書込まれる。この場合、１画素２
ビットのデータであるため、４階調の画像を表示でき
る。

【００３６】１画素１ビット，１画素２ビットでのアド
レス変換は、図４に示す変換ロジックによって行なわれ
る。すなわち、１画素１ビットの場合、変換ロジック２
１には通常のロウアドレス（ＲＡ）とカラムアドレス
（ＣＡ）がそれぞれ８ビットで与えられる。また、１画
素２ビットの場合は、通常のロウアドレスとして８ビッ
ト，カラムアドレスとして９ビットが与えられ、それぞ
れ変換ロジック２１はＲＡ／７の余りにより書込ビット
を異ならせることで、ダイナミックランダムアクセスメ
モリの１つのアドレス内に縦方向クライン分の画素デー
タを入力している。これにより、縦クライン分の画素デ
ータを一度のサイクルで読出すことができる。

【００３７】ＣＰＵは最初のアドレスの計算を行ない、
そのアドレスからライトパービットを使い、特定ビット
に書込むように設定し、１画素１ビットの場合は１５回
アドレスをインクリメントし、１６のアドレスに対して
書込を行ない、１画素２ビットの場合は７回アドレスを
インクリメントし、８つのアドレスに対して書込を行な
う。

【００３８】以下の説明では、１画素２ビットにて行な
う。ＣＰＵからの書込を図４に示した変換ロジック２１
でアドレス変換を行ない、図３（ａ）に示すようなメモ
リマッピングに変更し、変更したアドレスの対応するビ
ットに画像データを書込む。そして、図３（ａ）に示す
ように変換されたメモリマップの画素内容で表示サイク
ルを開始する。その際の７ライン分のメモリリードサイ
クルタイムを求めると次のようになる。複数走査ライン
として７ライン，直交関数の周期８周期，フレーム周波
数６０Ｈｚ，１画素２ビットで計算している。 １／｛６０［Ｈｚ］ｘ（ＩＮＴ（２４０／７）＋１）
［Ｂｌｏｃｋ］×８［ｃｙｃｌｅ］ｘ（６４０）｝＝９
３［ｎｓｅｃ］ 図１に示した制御部２０からの表示サイクルにてビデオ
ＲＡＭ２１ａの指定されたアドレスの１６ビットを読出
すと、１ラインから７ラインまでの先頭の画素データを
読出すことになる。そのデータと同期して、直交関数発
生器６ａから積和演算用の関数のデータが出力され、演
算処理部９ａにて積和演算処理される。

【００３９】次のアドレスの１６ビットのデータは１ラ
インから７ラインの２番目の画素データを読出し、直交
関数発生器６ａからの関数データとの積和演算処理を行
なう。この動作を順次行なっていき、複数ライン同時走
査液晶のカラムドライバ１２ａに画素データを引渡す。
横方向（６４０画素）の解像度分をカラムドライバ１２
ａに引渡すと、行データ生成回路１０ａよりロウドライ
バ１３ａに対して走査信号が出力される。これを順次行
ない、１画面表示させる。

【００４０】また、１画素２ビットのため、積和演算処
理時に重み付けがされる。重み付けの方法を２ビットを
例にして説明する。上位ビットと下位ビットをそれぞれ
別々に積和演算を行ない、上位ビットの演算結果を２進
数で１ビット上位にシフトさせる。たとえば、上位ビッ
トの演算結果が４，下位ビットの演算結果が２とする
と、２ビットの演算結果は１０００（Ｂ：２進数）＋１
０（Ｂ）→１０１０（Ｂ）で１０（Ｄ：１０進数）とな
る。１画素２ビットで７ラインの場合、直交関数との積
和演算後の出力は２２レベルとなり、ディジタル出力だ
と５ビットで表わされる。カラー化を行なう場合は、Ｒ
ＧＢのそれぞれに対してＤＲＡＭを使用することによっ
て対応できる。

【００４１】図６はこの発明の他の実施例として、ビデ
オＲＡＭとしてＲＧＢのそれぞれに対してＤＲＡＭを使
用した例を示すブロック図である。図６において、ＲＧ
Ｂのそれぞれに応じてビデオＲＡＭ２２Ｒ，２２Ｇ，２
２Ｂと演算処理部９１ａ，９２ａ，９３ａが設けられ
る。下画面用としても同様にして、ビデオＲＡＭ２３
Ｒ，２３Ｇ，２３Ｂと演算処理部９１ｂ，９２ｂ，９３
ｂが設けられる。そして、上画面だけ例にとると、ＲＧ
ＢのそれぞれのビデオＲＡＭ２２Ｒ，２２Ｇ，２２Ｂに
対して、制御部２０からの表示サイクルによって、上述
の方法によってＲＧＢのビデオＲＡＭ２２Ｒ，２２Ｇ，
２２Ｂからデータの読出が行なわれ、演算処理部９１
ａ，９２ａ，９３ａによって積和演算が行なわれる。

【００４２】図７はこの発明のさらに他の実施例を示す
ブロック図であり、専用ＲＡＭを用いた例を示す。図７
において、専用ＲＡＭ４０ａはＲＡＭ部４１ａとＳＡＭ
部４２ａと直交関数発生器４３ａとＸＯＲ，ＳＵＭ部４
４ａとを含み、制御部２４によって書込読出制御が行な
われる。すなわち、制御部２４によってＲＡＭ部４１ａ
のアドレスが指定されてデータが読出され、ＳＡＭ部４
２ａを介してＸＯＲ，ＳＵＭ部４４ａに与えられる。Ｘ
ＯＲ，ＳＵＭ部４４ａは直交関数発生器４３ａから与え
られる直交関数とＲＡＭ部４１ａから読出されたデータ
とのＸＯＲおよび合計演算を行なってＤ／Ａコンバータ
１１ａに出力する。一方、行データ生成回路１０ａは制
御部２４からの信号に基づいて、行データを生成してロ
ウドライバ１３ａに与える。

【００４３】この実施例において、複数走査ライン１２
０ライン，直交関数の周期１２８周期，フレーム周波数
６０Ｈｚ，１画素８ビットでメモリサイクルを計算する
と、１画素を読出す時間は次のようになる。 １／｛６０［Ｈｚ］×ＩＮＴ（２４０／１２０）［Ｂｌ
ｏｃｋ］×１２８［ｃｙｃｌｅ］×（６４０）×１２０
［ｌｉｎｅ］｝＝０．８４８［ｎｓｅｃ］ これを専用ＲＡＭ４０ａで処理する形態にすることによ
り、１２０ラインの１画素を読むサイクルで計算し直す
と次のようになる。 １／｛６０［Ｈｚ］×ＩＮＴ（２４０／１２０）［Ｂｌ
ｏｃｋ］×１２８［ｃｙｃｌｅ］×（６４０）｝＝１０
１．７［ｎｓｅｃ］ 図８は図７に示した専用ＤＲＡＭの具体的なブロック図
である。図８において、専用ＤＲＡＭ４０は、内部タイ
ミング発生回路４０１とリフレッシュカウンタ４０２と
ロウアドレスバッファ４０３とロウデコーダ４０４とカ
ラムアドレスバッファ４０５とカラムデコーダ４０６と
Ｉ／Ｏゲート４０７とセンスアンプ４０８とメモリアレ
イ４０９とシリアルアドレスポインタ４１０とＭＬＳ用
ポインタ４１１と直交関数用データＲＯＭ４１２と転送
ゲート４１３とシリアルレジスタ４１４とＸＯＲロジッ
クＳＵＭ部４１５と積和演算結果レジスタ４１６とライ
トパービット制御回路４１７とデータ入出力バッファ４
１８とＤ／Ａコンバータ４１９と積和演算結果出力バッ
ファ４２０とを含む。

【００４４】この専用ＤＲＡＭ４０は、ロウアドレスス
トローブ信号ＲＡＳの立下がりで９ビットのアドレス信
号をロウアドレスとして取込み、このときのカラムアド
レスストローブ信号ＣＡＳ，データ転送／出力イネーブ
ル信号ＤＴ／ＯＥ，ライトパービット／ライトイネーブ
ル信号ＷＢ／ＷＥの信号のレベルにより各種動作モード
が決定される。また、カラムアドレスストローブ信号Ｃ
ＡＳの立下がりで９ビットのアドレス信号がカラムアド
レスとして取込まれる。データ転送／出力イネーブル信
号ＤＴ／ＯＥは、ＲＡＳの立下がりでこの信号が「Ｈ」
であれば、そのＲＡＳサイクルでこの端子は出力イネー
ブルとして働き、ＲＡＳの立下がりで「Ｌ」レベルのと
きはデータ転送サイクルとなり、ＲＡＭ→ＳＡＭ間のデ
ータ転送がコントロールされる。ライトパービット／ラ
イトイネーブル信号ＷＢ／ＷＥは、ＲＡＳの立下がりで
この信号が「Ｌ」であればライトパービットの機能が働
き、通常サイクルではデータ書込信号として動作する。
シリアルクロック信号ＳＣＩは、ＳＡＭポート以降の動
作がすべてこのシリアルクロック信号に同期して実行さ
れる。演算結果出力イネーブル信号ＳＥは演算結果出力
をイネーブルにする信号である。ＭＬＳポインタ用信号
ＭＬＳは直交関数用ＲＯＭ部に対するポインタ信号とし
て使用される。ライトマスク／データ入出力信号Ｗ／Ｉ
Ｏはライトパービット機能が働いているとき、ライトデ
ータのマスクとして働き、「Ｈ」レベルでライトイネー
ブルになる。演算結果出力同期信号ＳＯＣＬＫは、この
信号の立上がりに同期して演算結果出力データ信号が出
力される。演算結果出力データ信号ＳＯはＳＡＭポート
からのデータと直交関数データの積和結果のデータ信号
として積和演算結果出力バッファ４２０から出力され
る。

【００４５】図９は図８に示した専用ＤＲＡＭにおける
アドレス変換したメモリマップを示す図であり、特に、
図９（ａ）は変換前のメモリマップを示し、（ｂ）は変
換後のメモリマップを示す。図１０は表示サイクルのタ
イミング図である。

【００４６】次に、図８〜図１０を参照して、専用ＤＲ
ＡＭについて説明する。メモリに対する通常のリードラ
イト動作は通常のＤＲＡＭと同じであり、ＣＡＳビフォ
ーＲＡＳなどのサイクルも同じである。また、転送サイ
クルの動作もシリアル部が出力のみに対応しているデュ
アルポートＲＡＭという形態になっている。転送サイク
ルで指定されたロウアドレスのデータがシリアルレジス
タ４１４に転送され、シリアル転送されたデータのうち
の１２０ライン分に対して直交関数用データＲＯＭ４１
２から読出された直交関数とＸＯＲロジックＳＵＭ部４
１５によって積和演算処理が行なわれ、積和演算結果レ
ジスタ４１６に蓄えられる。カラムアドレスとして５１
２の領域があるとすると、１回のシリアル転送で４画素
分の積和演算処理のデータが送られる。

【００４７】図７に示した制御部２４によってＣＰＵか
らの表示メモリに対するアドレス変換が行なわれ、図９
（ａ）に示すメモリマップが図９（ｂ）に示すメモリマ
ップに変換される。この変換は行列変換に相当する。表
示サイクルに入ると、制御部２４は図１０（ａ）に示す
ＲＡＳ，（ｂ）に示すＣＡＳ，（ｅ）に示すＤＴ／ＯＥ
の各信号によりロウアドレスを指定し、図１０（ｇ）に
示すシリアルクロックＳＣ１を入力することにより、専
用ＤＲＡＭ４０ａの内部のＳＡＭ部４２ａからのデータ
と直交関数発生器４３ａで発生された直交関数とで、Ｘ
ＯＲＳＵＭ部４４ａによって積和演算処理され、図１０
（ｊ）に示す信号ＳＯが出力される。この出力された結
果がカラムドライバ１１ａに与えられる。

【００４８】１画面を出力するためには、３２０回転送
サイクルを出力し、１画素８ビット，１２０ラインで１
５ビットの３０６０１レベルが出力される。

【００４９】図１１は図７に示した例をカラー化したブ
ロック図である。図１１において、ＲＧＢのそれぞれに
対応して専用ＤＲＡＭ４０Ｒ，４０Ｇ，４０Ｂが設けら
れ、それぞれの専用ＤＲＡＭは図７に示した専用ＤＲＡ
Ｍ４０ａと同様にして構成される。下画面に関しても同
様にして専用ＤＲＡＭ５０Ｒ，５０Ｇ，５０Ｂが設けら
れる。上画面だけで説明すると、ＲＧＢのそれぞれの専
用ＤＲＡＭ４０Ｒ，４０Ｇ，４０Ｂに対して、制御部２
５によって上述の方式にて表示サイクルによりデータの
読出が行なわれる。この例では、出力はＲＧＢそれぞれ
６１２０１レベル（１６ビット）を出力できる。

【００５０】図１２は専用ＤＲＡＭを用いた他の例を示
す図であり、表示ライン２４０に適用したものである。
図１２において、構成は前述の図７とほぼ同じであり、
ＲＡＭ部４１ａから２４０ラインのデータが出力され、
直交関数発生器４３ａからも２４０ライン分の直交関数
が発生され、ＸＯＲ，ＳＵＭ部４４ａによって積和演算
が行なわれる。

【００５１】図１３は図１２に示した専用ＤＲＡＭ４０
の具体的なブロック図であり、その構成は前述の図８と
ほぼ同じである。

【００５２】図１４は同時走査ライン２４０の場合のア
ドレス変換したメモリマップを示す図であり、図１５は
同じ表示サイクルのタイミング図である。

【００５３】この実施例において、複数走査ライン２４
０ライン，直交関数の周期２５６周期，フレーム周波数
６０Ｈｚ，１画素８ビットでメモリサイクルを計算する
と、１画素を読出す時間は、次のようになる。 １／｛６０［Ｈｚ］×ＩＮＴ（２４０／２４０）［Ｂｌ
ｏｃｋ］×２５６［ｃｙｃｌｅ］×（６４０）×２４０
［ｌｉｎｅ］｝＝０．４２４［ｎｓｅｃ］ これを専用ＤＲＡＭ４０内部にて処理する形態にするこ
とにより、２４０ラインの１画素を読むサイクルで計算
し直すと次のようになる。 １／｛６０［Ｈｚ］×ＩＮＴ（２４０／２４０）［Ｂｌ
ｏｃｋ］×２５６［ｃｙｃｌｅ］×（６４０）｝＝１０
１．７［ｎｓｅｃ］ この実施例における専用ＤＲＡＭの動作は前述の図８と
ほぼ同じであるが、シリアル転送されたデータのうちの
２４０ライン分に対して直交関数と積和演算処理が行な
われ、カラムアドレスとして５１２の領域があるとする
と、１回のシリアル転送で２画素分の積和演算処理のデ
ータが送られる点においてのみ異なっている。

【００５４】図１６はカラー化した同時走査ライン２４
０の場合のブロック図である。図１６において、構成は
図１１とほぼ同じであり、出力としてＲＧＢそれぞれ６
１２０１レベル（１６ビット）が得られる。

【００５５】次に、走査ラインＬで可変にした専用ＤＲ
ＡＭを用いた表示システムの実施例について説明する。
走査ライン数をＬとすると、アドレス変換をする場合次
のようになる。ただし、変換前のアドレスを図９および
図１４に示した変換前のアドレスマップを例として説明
する。ロウアドレスとして８〜０，カラムアドレスとし
て８〜０のそれぞれ９ビット変換前のアドレスとする
と、変換後のロウアドレスは次のように表わされる。 （ｉｎｔ（ＲＡ［８：１］／Ｌ））×（（ｉｎｔ（６３
９／ｉｎｔ（５１２／Ｌ））＋１）＋（（ＲＡ［０］×
５１２＋ＣＡ［８：０］／ｉｎｔ（５１２／Ｌ）） 一方、カラムアドレスは、次のように表わされる。 （ＲＡ［０］×５１２＋ＣＡ［８：０］）−ｉｎｔ
（（ＲＡ［０］×５１２＋ＣＡ［８：０］）／ｉｎｔ
（５１２／Ｌ））×ｉｎｔ（５１２／Ｌ）＋ＲＡ［８：
１］ また、直交関数の周期をＭとし、フレーム周波数６０Ｈ
ｚで走査Ｌラインの１画素を読出す時間を計算すると次
のようになる。 Ｒｅａｄ Ｔｉｍｅ＝１／｛６０［Ｈｚ］×（ＩＮＴ
（２４０／Ｌ）＋１）［Ｂｌｏｃｋ］×Ｍ［ｃｙｃｌ
ｅ］×６４０｝ 専用ＤＲＡＭ内部で走査ラインＬを可変にするために
は、メモリ内部でＬ以降のシリアル出力と直交関数との
積和演算で０を出力できるようにしておけばよい。

【００５６】図１７はそのような専用ＤＲＡＭを示すブ
ロック図であり、図８はタイミングチャートである。図
１７に示した専用ＤＲＡＭは図８に示した専用ＤＲＡＭ
に比べて、複数の直交関数用データＲＯＭ４１２を設け
たものである。図１７に示した専用ＤＲＡＭにおいて、
ロウカウンタを自動的にインクリメントするために、シ
リアルクロックにより桁上がりが起こるときに自動的に
インクリメントするようにすればよい。これは、ｉｎｔ
（５１２／Ｌ）回で１ラインのデータを読出し終わるの
で読出後自動的に次のロウアドレスのデータをＳＡＭ部
に転送するようにする。

【００５７】なお、上述の説明では、１画素８ビットで
行なったが、８ビット以外でもこの発明を適用可能であ
る。

【００５８】

【発明の効果】以上のように、この発明によれば、１画
素１ビットあるいは２ビットのモノクロ複数ライン同時
走査型液晶駆動システムにおいて、通常のダイナミック
ランダムアクセスメモリを用い、レジスタなどに一旦画
素内容を蓄えることなく、表示システムを構築できるの
で、レジスタなどの部分をコスト的に安価にでき、余分
なクロックを不要にできて消費電力も低減できる。さら
に、ＲＧＢ各１ビットあるいは２ビットのカラー複数ラ
イン同時走査型液晶駆動システムにおいても、同様にコ
ストを安価にでき、余分なクロックを不要にし得て消費
電力を低減できる。さらに、同時走査１２０ラインある
いは２４０ラインのデータを専用ＤＲＡＭを用いて内部
で積和演算することにより、全体の消費電力を低減で
き、外部出力端子を少なくでき、小型化が容易になる。
さらに、同時走査ラインＬ（可変）の場合およびカラー
化した場合であっても、消費電力を低減でき、小型化が
容易になる。

【図面の簡単な説明】

【図１】この発明の一実施例のブロック図である。

【図２】１画素１ビット時のメモリマップ例を示す図で
ある。

【図３】１画素２ビット時のメモリマップ例を示す図で
ある。

【図４】アドレスを変換する変換ロジックを示すブロッ
ク図である。

【図５】ライトパービットでの書込タイミングを示す図
である。

【図６】この発明の他の実施例のライトパービットとア
ドレス変換を用いたカラー表示システムのブロック図で
ある。

【図７】専用ＤＲＡＭを用いた表示システムのブロック
図である。

【図８】図７に示した専用ＤＲＡＭの具体的なブロック
図である。

【図９】同時走査ライン１２０におけるアドレス変換し
たメモリマップを示す図である。

【図１０】同時走査ライン１２０における表示サイクル
のタイミング図である。

【図１１】同時走査ライン１２０における専用ＤＲＡＭ
を用いたカラー表示システムのブロック図である。

【図１２】同時走査ライン２４０における専用ＤＲＡＭ
を用いた表示システムのブロック図である。

【図１３】図１２に示した専用ＤＲＡＭのブロック図で
ある。

【図１４】同時走査ライン２４０におけるアドレス変換
したメモリマップを示す図である。

【図１５】同時走査ライン２４０における表示サイクル
のタイミング図である。

【図１６】同時走査ライン２４０における専用ＤＲＡＭ
を用いたカラー表示システムのブロック図である。

【図１７】同時走査Ｌライン可変における専用ＤＲＡＭ
のブロック図である。

【図１８】同時走査Ｌラインにおける表示サイクルのタ
イミング図である。

【図１９】従来のＤＲＡＭを使用した表示システムのブ
ロック図である。

【図２０】図１９に示したメモリ保持部を説明するため
の図である。

【符号の説明】

２ バス ６ａ，６ｂ 直交関数発生器 ９ａ，９ｂ 演算処理部 １０ａ，１０ｂ 行データ生成回路 １１ａ，１１ｂ Ｄ／Ａコンバータ １２ａ 上画面用カラムドライバ １２ｂ 下画面用カラムドライバ １３ａ 上画面用ロウドライバ １３ｂ 下画面用ロウドライバ １４ａ 上画面 １４ｂ 下画面 １４ 液晶表示装置 ２０，２４，２５ 制御部 ２１ａ，２１ｂ ビデオＲＡＭ ４０ 専用ＤＲＡＭ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数行，複数列に電極が配置された単純
   マトリクス液晶表示器において、複数の特定の行の電極
   を同時に選択して駆動する複数ライン同時駆動液晶表示
   装置であって、 前記単純マトリクス表示器に表示すべき１画面分の画素
   データを記憶するためのライトパービット機能を有する
   ダイナミックランダムアクセスメモリ、 前記ダイナミックランダムアクセスメモリから前記複数
   の特定の行データを同時に読出すことができるように、
   同じアドレスを割付けて前記ダイナミックランダムアク
   セスメモリに与えるアドレス信号を変換するためのアド
   レス変換手段、 直交関数を発生する直交関数発生手段、 前記直交関数発生手段から発生された直交関数と前記ダ
   イナミックランダムアクセスメモリから出力される複数
   の特定の行データとの排他的論理和およびその合計演算
   を行なう演算手段、 前記演算手段の演算結果に応じて、前記単純マトリクス
   液晶表示器の列電極を同時に駆動する列駆動手段、およ
   び前記直交関数発生手段から出力された直交関数に基づ
   いて、前記単純マトリクス液晶表示器の複数の特定の行
   の電極を同時に駆動する行駆動手段を備えた、複数ライ
   ン同時駆動液晶表示装置。
2. 【請求項２】 前記画素データは１画素の重みとして、
   １ビットないし２ビットのいずれかのビットが割当てら
   れることを特徴とする、請求項１の複数ライン同時駆動
   液晶表示装置。
3. 【請求項３】 前記ダイナミックランダムアクセスメモ
   リはＲＧＢの各画素のそれぞれに対応して設けられてい
   て、 前記アドレス変換手段は、ＲＧＢのそれぞれの特定の行
   データを対応のダイナミックランダムアクセスメモリか
   ら同時に読出すように、それぞれのダイナミックランダ
   ムアクセスメモリに同じアドレスを割付けて、ダイナミ
   ックランダムアクセスメモリに与えられるアドレス信号
   を変換することを特徴とする、請求項１の複数ライン同
   時駆動液晶表示装置。
4. 【請求項４】 前記ダイナミックランダムアクセスメモ
   リは、ビット数によってそれぞれ対応して設けられてい
   て、 前記アドレス変換手段は、各画素もしくはＲＧＢのそれ
   ぞれの特定の行データの階調を対応のダイナミックラン
   ダムアクセスメモリから同時に読出すように、それぞれ
   のダイナミックランダムアクセスメモリに同じアドレス
   を割付けてアドレス信号を変換することを特徴とする、
   請求項１の複数ライン同時駆動液晶表示装置。
5. 【請求項５】 複数行，複数列に電極が配置された単純
   マトリクス液晶表示器において、１画素を複数ビットで
   複数走査ラインＬの数ライン同時走査駆動する複数ライ
   ン同時駆動液晶表示装置であって、 シリアルポートと積和演算ロジックと直交関数を発生す
   る直交関数発生器とを含み、前記単純マトリクス表示器
   に表示すべき１画面分の画素データを記憶するための専
   用ダイナミックランダムアクセスメモリ、および前記走
   査ラインＬに合わせて前記専用ダイナミックランダムア
   クセスメモリに対するアドレスを行列変換に相当するア
   ドレス変換を行なうアドレス変換手段を備え、 転送サイクルによって前記専用ダイナミックランダムア
   クセスメモリから前記シリアルポートを介して転送され
   たデータのうちのＬライン分に対して、前記積和ロジッ
   クによって前記直交関数発生器からの直交関数と積和演
   算処理を行なって出力し、複数ラインを同時に駆動する
   ことを特徴とする、複数ライン同時駆動液晶表示装置。
6. 【請求項６】 前記単純マトリクス表示器は、１画素が
   ＲＧＢの各複数ビットで構成され、 前記専用ダイナミックランダムアクセスメモリは、ＲＧ
   Ｂの各画素に対応して設けられることを特徴とする、請
   求項５の複数ライン同時駆動液晶表示装置。
7. 【請求項７】 前記専用ダイナミックランダムアクセス
   メモリは、前記積和ロジックの出力をアナログ信号に変
   換するＤ／Ａ変換回路を含む、請求項５の複数ライン同
   時駆動液晶表示装置。
8. 【請求項８】 前記専用ダイナミックランダムアクセス
   メモリは、前記転送サイクルを外部制御および内部自動
   インクリメントのいずれかを選ぶことができる回路を含
   む、請求項５の複数ライン同時駆動液晶表示装置。