JPH07200488A - 共用メモリアクセス調整方法およびその方法を用いた共用メモリアクセス調整回路 - Google Patents

Abstract

(57)【要約】 【目的】各プロセッサの読み出し／書き込み処理のメモ
リアクセス時間を短縮し、マルチプロセッサシステムの
処理速度を向上させる。 【構成】アクセス要求が競合する場合は、優先順位によ
り定められる順番に従ってアクセスが許可される。書込
み要求では、最優先のプロセッサのデータをメモリへ直
接転送し、他はメモリバッファに格納し、先のアクセス
が終わるとメモリバッファからメモリへ転送される。読
出し要求では、最優先のプロセッサのアクセスデータを
共用メモリへ直接転送し、アクセスが終了すると、次の
データを、共用メモリへ直接転送する。メモリから出力
されたデータは、出力の開始からカウント回路によるカ
ウント後、ラッチ回路に取り込まれ、プロセッサはラッ
チ回路からデータを読み出す。書込み要求と読出し要求
とが競合するときは書込みを優先する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２以上のプロセッサ
が、共用メモリを任意にアクセスする場合の、共用メモ
リアクセス調整方法および共用メモリアクセス調整回路
に関する。

【０００２】

【従来の技術】これまで、複数のプロセッサが共用メモ
リをアクセスする方法としては、ＤＭＡ（Direct Memor
y Access）転送方式によるものが主に知られている。図
２に示すように、プロセッサ１〜４からのアクセス要求
が６〜９をアクセスする際しては、プロセッサ１〜４か
らのアクセス要求は転送開始アドレス、転送語数ととも
にＤＭＡ制御回路５に転送された上、ＤＭＡ制御回路
（ＤＭＡＣ：Direct Memory Access Controller）５に
よる制御下にアクセスアドレスが連続的に転送語数分更
新される。これによって、プロセッサ１〜４と共用メモ
リ６〜９との間では、ＤＭＡ転送形式でアクセスが行わ
れているものである。

【０００３】ＤＭＡ転送による場合には、ＤＭＡ転送の
度に、プロセッサから転送開始アドレス及び転送語数が
ＤＭＡ制御回路に転送設定される必要がある。しかし、
連続アドレスに係るデータを大量にアクセスする場合に
は、転送語数等を転送設定するのに要される時間は無視
されることから、それなりに有効なものとなっている。

【０００４】一方、散発的なアドレスに係る少量のデー
タをＤＭＡ転送によりアクセスする場合は、転送語数等
を転送設定するのに要される時間が、実際のＤＭＡ転送
に要される時間よりも大きくなる場合がる。ゆえに、Ｄ
ＭＡ転送は少量データをアクセスする上で不利であると
いえる。また、ＤＭＡ転送が行われている間は、ＤＭＡ
転送に現に係っている１つのプロセッサにょって共通バ
スが占有されてしまい、それ以外のプロセッサは他の共
用メモリに対しアクセスが不可能となる。

【０００５】ここで、プロセッサのリードサイクルタイ
ミングを説明しておく。モトローラ系のＣＰＵ68000を
例としたリードサイクルタイミングを、図４に示す。な
お、図４は、喜田祐三他著「マイクロコンピュータシリ
ーズ１４ ６８００マイクロコンピュータ」（昭和５８
年 丸善（株）発行）２８〜３５ページより引用した。
図４は、リードサイクルはプロセッサが外部デバイスか
らデータを読み取るオペレーションにおけるタイミング
チャートである。

【０００６】各信号について説明する。ＣＬＫ（クロッ
ク信号）は、プロセッサを動作させるための信号で、他
の信号は全てこのＣＬＫに同期して変化する。アドレス
バス（Ａ１〜Ａ２３）は、２３ビットで構成され、８メ
ガワード（１６ＭＢyte）のデータを直接アドレッシン
グすることができる。アドレスストローブはアドレスバ
スに有効なアドレスが出力されていることを示す信号で
ある。データストローブはデータバス上のデータを読み
取るタイミングを示す信号である。リード／ライト信号
はデータバス上のデータ転送がリードサイクルなのかラ
イトサイクルなのかを示す。この信号がHighのときリー
ドサイクル、Lowのときライトサイクルである。なお、
図４に示した例はリードサイクルなので、リード／ライ
ト信号はHighのままである。データバス(Ｄ０〜Ｄ15)は
１６ビットの双方向のバスで、プロセッサが外部のデバ
イス（メモリや周辺装置）とデータの送受を行うための
汎用のデータ通信路である。データ転送アクノリッジ信
号（ＤＴＡＣＫ）は、外部デバイスがデータをリードま
たはライトすることが可能になったタイミングをプロセ
ッサに知らせるための信号である。アクセス速度の遅い
外部デバイスも、アクセス速度に応じてこの信号を遅ら
すことでプロセッサとのデータ送受を確実に行うことが
できる。よって、外部デバイスとプロセッサ間の非同期
のデータ転送を可能にしているのは、この信号である。

【０００７】図４に示したリードサイクルタイミングに
おける処理の流れを図５に示す。これらの図からわかる
ように、プロセッサのアクセス時間は一般にデータバス
上のデータが確定するのに要する時間よりかなり長い。
プロセッサのアクセス時間はＳ１３までであり、データ
バス上のデータが確定するのはＳ７までである。また、
データバス上のデータが確定するのに要する時間は、メ
モリ素子のアクセス速度によるので、アクセス速度が早
いメモリであれば、さらに早くすることが可能となる。

【０００８】

【発明が解決しようとする課題】この問題を解決するた
めに、本発明者等、は共用メモリアクセス制御方法を提
案した（特願平５−１０２１６９号）。この発明の構成
図を図３に示す。図３に示した例では、２つのプロセッ
サ１０ａ，１０ｂそれぞれが２つの共用メモリ５０ａ，
５０ｂを任意にアクセスする場合が想定している。プロ
セッサ１０ａ，１０ｂが共用メモリ５０ａ，５０ｂを任
意にアクセスする場合、優先順位機能付き調停回路４０
は、そのアクセス対象を判定した上、アクセス要求に係
るプロセッサの制御バス、アドレスバスおよびデータバ
スを、そのアクセス対象の共用メモリに選択的に接続す
る。なお、アクセスが競合した場合は、プロセッサごと
に定められた優先順位に従って、優先順位の高いプロセ
ッサについてバスを接続し、他のプロセッサは、待たさ
れることになる。

【０００９】詳細に説明すると、プロセッサ１０ａ，１
０ｂのそれぞれからメモリアクセス要求が、アクセスメ
モリ判定部４１を介してアクセス調停部４２に入力され
た、プロセッサ１０ａ，１０ｂのそれぞれからのメモリ
アクセス要求が、競合していない場合には、それぞれの
プロセッサが待たされることなく共用メモリにアクセス
する。すなわち、アクセス調停部４２は、要求が入力さ
れるたびに、アクセス対象を認識し、その結果に基づい
て、制御バス、アドレスバスおよびデータバスを、アク
セス対象の共用メモリに選択的に接続する。なお、この
接続は、アドレスバス切替部４５、データバス切替部４
６、制御バス切替部４７を介して行なわれる。プロセッ
サ１０ａ，１０ｂそれぞれから、同時に、同一の共用メ
モリに対してアクセスが要求されると、プロセッサ１０
ａ，１０ｂそれぞれに対し予め定めれている優先順位に
従って、順番に、各バスが接続され、アクセスが実行さ
れる。先にメモリアクセスが行われる優先順位の高いプ
ロセッサのメモリアクセスが終了するまで、優先順位の
低いプロセッサは待機状態となる。

【００１０】以上に説明した共用メモリアクセス制御方
法においては、アクセス対象が競合しない場合、各プロ
セッサがそれぞれ並行してメモリにアクセスすることが
できる。また、競合が発生した場合、すなわち、同時あ
るいは僅かな時間差をおいて、２以上のプロセッサが同
一の共用メモリにアクセスを要求した場合、優先順位の
高いプロセッサから順にアクセスを可能にする。

【００１１】しかし、この制御方法では、競合が発生し
た場合、優先順位の低いプロセッサは、優先順位の高い
プロセッサのアクセスが終了するまで待機状態となる。
よって、待ち時間中は優先順位の低いプロセッサの処理
が中止されるため、アクセスの競合が発生すると、アク
セス処理時間が長くなってしまう。また、優先順位の低
いプロセッサが共用メモリをアクセスできる時間が減少
するという問題もある。従って、競合の多発するシステ
ムにおいては、この共用メモリアクセス制御方法を用い
ると、優先順位の低いプロセッサの処理能力が非常に低
下してしまうという問題があった。さらに、従来のプロ
セッサの共用メモリへのアクセス方法では、メモリから
読みだされたデータを取り込むまでに、データがバス上
で確定するまでの時間に加えて、若干の予備時間を必要
とした。また、データを取り込んだ後に、終了処理のた
めにメモリにアクセスしていたため、実際の読み込みに
要する時間よりも、長くメモリを占有することになって
いた。

【００１２】また、アクセス要求の競合による処理時間
の増大を防ぐために特開昭６３−２９８５５５号公報に
記載されている発明や、特開平３−３３９６６号公報に
記載されている発明が提案されている。しかし、これら
の発明では、最も高い優先順位を有するプロセッサであ
っても、そのアクセスデータは一旦バッファに格納され
ることになる。すなわち、緊急に処理する必要のあるプ
ロセッサの読み出し／書き込み処理であるにもかかわら
ず、バッファ格納のために無駄な時間が費やされてしま
うことになる。さらに、特開昭６３−２９８５５５号公
報に記載されている発明では、データアクセスの時間を
短縮できない。

【００１３】そこで、本発明は、上記のような無駄な時
間をなくし、マルチプロセッサシステムにおいて、各プ
ロセッサの行なう読み出し／書き込みのメモリアクセス
時間を短縮することができ、マルチプロセッサシステム
の処理速度を向上させることのできる共用メモリアクセ
ス調整方法、および共用メモリアクセス調整回路を提供
することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、２以上のプロセッサが、共用メモリを
それぞれアクセスするマルチプロセッサシステムにおけ
る共用メモリアクセス調整方法において、２以上のプロ
セッサからの書き込みアクセス要求が競合する場合に
は、上記プロセッサごとにあらかじめ定められている優
先順位に基づき、アクセスの順番を定めるプロセスと、
競合する書き込みアクセス要求のうち、最も高い優先順
位を有する上記プロセッサのアクセス要求に係るアクセ
スデータを上記共用メモリへ直接転送し、他の優先順位
の低いプロセッサのアクセス要求にかかるアクセスデー
タは、メモリバッファに格納するプロセスと、上記共用
メモリへのアクセスが終了すると、メモリバッファに保
持されたデータのうち、最も高い優先順位を有する上記
プロセッサの書き込みアクセス要求に係るデータを、共
用メモリへ転送するプロセスとを備えることを特徴とす
る共用メモリアクセス調整方法が提供される。

【００１５】また、２以上のプロセッサが、共用メモリ
をそれぞれアクセスするマルチプロセッサシステムにお
ける共用メモリアクセス調整方法において、２以上のプ
ロセッサからの読み出しアクセス要求が競合する場合に
は、上記プロセッサごとにあらかじめ定められている優
先順位に基づき、アクセスの順番を定めるプロセスと、
競合する読み出しアクセス要求のうち、最も高い優先順
位を有する上記プロセッサのアクセス要求に係るアクセ
スデータを上記共用メモリへ直接転送するプロセスと、
共用メモリへのアクセスが終了すると、次に優先順位の
高いプロセッサの読み出し要求に係るアクセスデータ
を、上記共用メモリへ直接転送するプロセスと、上記ア
クセスデータの転送を受けた上記共用メモリが、要求さ
れたデータを出力するプロセスと、上記共用メモリから
出力されたデータを、出力の開始からあらかじめ定めら
れた一定時間が経過したのちに、ラッチ回路に取り込む
プロセスと、上記プロセッサが、上記ラッチ回路からデ
ータを読み出すプロセスとを備えることを特徴とする共
用メモリアクセス調整方法が提供される。

【００１６】さらに、２以上のプロセッサが、共用メモ
リをそれぞれアクセスするマルチプロセッサシステムに
おける共用メモリアクセス調整方法において、２以上の
プロセッサからの書き込みアクセス要求と読み出しアク
セス要求とが競合する場合には、読み出しアクセス要求
を優先的に処理することを特徴とする共用メモリアクセ
ス調整方法が提供される。

【００１７】また、外部のプロセッサからの信号の入出
力を受け付ける複数のプロセッサ側端子と、該バス切替
部とをそれぞれ接続するプロセッサ側バスと、該バス切
替部と共用メモリに接続するためのメモリ側端子とを接
続するメモリ側バスと、プロセッサ側バスのうちの任意
のいずれかと、メモリ側バスとを接続および切断する手
段を有するバス切替部と、該バス切替部に対して、バス
の接続または切断を指示する手段を有するアクセス調停
部とを備える、共用メモリアクセス調整回路において、
上記アクセス調停部からの競合するプロセッサの通知を
受けて、該プロセッサの優先順位を判定し、判定結果を
上記アクセス調停部に通知する優先順位判定部と、上記
プロセッサからのアクセスデータを保持する手段を有す
るメモリバッファと、上記アクセス調停部からの信号に
応じてあらかじめ定められた時間をカウントし、上記ア
クセス調停部に通知するカウント回路と、上記共用メモ
リから出力されたデータを保持し、上記プロセッサに出
力する手段を有するラッチ回路とを備え、上記アクセス
調停部は、上記プロセッサ側端子から入力されたアクセ
ス要求が競合するかどうか判定する手段と、アクセス要
求が競合する場合には、上記優先順位判定手段に競合す
る要求を出したプロセッサを通知し、上記優先順位判定
手段から、優先順位の判定結果を受け取る手段と、上記
優先順位の判定結果に応じて、最も高い優先順位を有す
る上記プロセッサに接続されている上記プロセッサ側バ
スを、上記メモリ側バスに接続して、アクセスデータを
上記共用メモリに転送させる手段と、他の優先順位の低
いプロセッサの書き込みアクセス要求にかかるアクセス
データを、メモリバッファに転送させる手段と、上記共
用メモリへの書き込みアクセスが終了すると、メモリバ
ッファに保持されたデータのうち、最も高い優先順位を
有する上記プロセッサの書き込みアクセス要求に係るア
クセスデータを、該アクセスデータを保持するメモリバ
ッファを共用メモリに接続し、該アクセスデータを共用
メモリへ転送する手段と、共用メモリからのアクセスが
終了すると、次に優先順位の高い、読み出し要求をした
上記プロセッサに接続されている上記プロセッサ側バス
を、上記メモリ側バスに接続して、読み出しアクセス要
求に係るアクセスデータを上記共用メモリに転送させ、
さらに、上記カウント回路にカウントの開始を指示する
手段と、上記カウント回路からの、あらかじめ定められ
た時間の経過の通知に応じて、上記ラッチ回路に、上記
共用メモリから出力されたデータを取り込ませる手段
と、上記プロセッサ側バスに、アクセス終了信号を出力
する手段とを、さらに有することを特徴とする共用メモ
リアクセス調整回路が提供される。

【００１８】なお、上記優先順位判定部は、読み出しア
クセス要求を行なったプロセッサの優先順位を、書き込
みアクセス要求を行なったプロセッサの優先順位より高
くする手段を有するようにすることが望ましい。また、
プロセッサ側端子から入力されたアクセス要求から、該
要求を出した前記プロセッサと該要求の対象である前記
共用メモリとを判定し、判定結果を前記アクセス調停部
に通知する手段を有するアクセスメモリ判定部をさらに
備えるようにすることもできる。

【００１９】

【作用】本発明の共用メモリアクセス調整回路は、アク
セス調停部と、ラッチ回路と、メモリバッファと、カウ
ント回路と、優先順位判定部と、バス切替部とを備えて
いる。メモリバッファとラッチ回路とは、少なくともプ
ロセッサの数だけ備えられる。また、バス切り替え部と
カウント回路とは、少なくとも共用メモリの数だけ備え
られる。

【００２０】第１に、本発明では、２以上のプロセッサ
からの書き込み要求が競合した場合、プロセッサごとに
あらかじめ設定されている優先順位に基づき、メモリア
クセスの順序が制御される。優先順位の一番高いプロセ
ッサについては、直ちにバスを接続し、メモリアクセス
を可能として、データを共用メモリに格納する。優先順
位の低いプロセッサについては、それぞれ、アクセス要
求に係るアクセスデータをメモリバッファに格納する。
実行中のアクセスが終了すると、本発明の共用メモリア
クセス調整回路は、そのアクセスデータをメモリバッフ
ァから共用メモリへ移す。このようにすることにより、
優先順位の低いプロセッサにおいても待ち時間をなくす
ことができる。

【００２１】まず、アクセス調停部は、プロセッサと処
理対象のメモリとを認識する。メモリアクセスを要求し
たプロセッサの認識は、例えば、データ幅の異なるプロ
セッサの場合には、各プロセッサのデータ幅を示す制御
信号を認識することによって行なうことができる。書き
込み対象の共用メモリの識別は、例えば、アクセスアド
レスから連続アドレス空間での位置を判定することによ
り行なうことができる。なお、アクセスメモリ判定部を
設け、このプロセッサとメモリの判定を、アクセスメモ
リ判定部が行ない、判定結果をアクセス調停部に通知す
るようにしてもよい。アクセス調停部は、このメモリの
識別結果に基づいて、共用メモリへの書き込みが競合す
ることを確認すると、プロセッサの認識結果をもとに、
優先順位判定部に、優先順位を問い合わせ、プロセッサ
のメモリアクセス順位を決定する。

【００２２】優先順位の最も高いプロセッサの書き込み
要求については、バス切り替え部によりバスが接続さ
れ、メモリに直接データが書き込まれる。しかし、優先
順位の低いプロセッサについてはアクセス要求後直ちに
共用メモリにアクセスできないので、データのメモリ機
能を持つメモリバッファへ、一時的にアドレス情報とデ
ータ情報とを格納する。プロセッサにおける書き込み処
理は、これで終了する。

【００２３】メモリバッファはプロセッサごとに一個ず
つ接続されており、複数のプロセッサが１個のメモリバ
ッファを同時にアクセスすることはない。アクセス調停
部は、先に共用メモリへアクセスしたプロセッサのアク
セスが終了したことを認識後、次に高い優先順位を有す
るプロセッサに接続されたメモリバッファ内の情報を共
用メモリへ格納する。

【００２４】本発明では、各プロセッサは、直接、共用
メモリへデータを書き込むか、あるいは一時的にメモリ
バッファへデータを格納する。いずれの場合も、待機す
ることなく、プロセッサの書き込み処理は終了するた
め、競合の発生した場合のメモリへの書き込み処理時間
を短縮することができる。

【００２５】第２に、本発明においては、各プロセッサ
のメモリ読み出しアクセスにおいて、プロセッサが直接
メモリからデータを読み込むのではなく、各プロセッサ
ごとに接続されているラッチ回路に、メモリからのデー
タを取り込み、プロセッサは、ラッチ回路からデータを
受け取るようにすることができる。ラッチ回路は、カウ
ント回路によりカウントされた時間（バス上のデータが
確定するのに要する時間として、あらかじめ定められて
いる時間）が経過すると、ラッチを開始する。このた
め、ラッチ回路を介する本発明では、プロセッサが直接
アクセスするときに必要となるデータ確定の予備時間が
不要となるため、メモリの占有時間がこの予備時間の分
だけ短くなる。さらに、データの読み込みの終了に伴う
制御信号の授受が、メモリとプロセッサとの間ではな
く、アクセス調停部とプロセッサとの間で行なわれるた
め、この終了処理によるメモリの占有がなく、さらにメ
モリの占有時間が短くなる。

【００２６】読み出し処理においても、アクセス調停部
は、アクセス要求を行なったプロセッサとアクセス対象
のメモリとを認識する。なお、アクセス調停部を備え、
アクセス調停部に判定させて、判定結果をアクセス調停
部へ通知させるようにしてもよい。読み出し処理におい
ても、アクセス調停部は、アクセス要求が競合すると、
優先順位判定部により判定された結果に応じて、優先順
位によりプロセッサのメモリアクセス順序を決定する。

【００２７】メモリの読み出しアクセスは、一時的に共
用メモリからラッチ回路へデータを取り込んだ時点で、
ラッチ回路と共用メモリ間のバスを切断し、他のプロセ
ッサのラッチ回路を経由したアクセスを開始する。ラッ
チ回路は共用メモリから読んだデータを一時的に記憶す
る素子であり、プロセッサがラッチ回路のデータを読む
まで、記憶する。

【００２８】本発明において、ラッチ回路によるデータ
の取り込みは、次のようにして行なわれる。まず、カウ
ンタ回路が、アクセスを開始してからデータバス上のデ
ータが確定するのに要する時間（図４のＳ７まで）をカ
ウントし、所定時間が経過すると、ラッチ回路へ制御信
号を送り、ラッチ回路はその制御信号を受けることによ
り、データを取り込む。これにより、通常のプロセッサ
のリードアクセス時間より速い時間で共用メモリからの
読み出しデータをラッチ回路へ格納することが可能とな
る。また、プロセッサのメモリアクセス時間よりラッチ
回路へ格納する時間が速いため、アクセスのためのメモ
リ占有時間を短縮でき、アクセスを高速化できる。さら
に、カウンタ回路は、クロック信号に同期していなくて
もよいので、ラッチ回路の駆動をクロックに同期させる
必要がない。

【００２９】なお、本発明におけるリードサイクルのタ
イミングチャートを図８に示す。カウント部のカウント
時間８１が経過すると、ラッチ回路がバス上のデータを
取り込む。取り込み８２が終了すると、アクセス調停部
はラッチ回路とメモリとの間のデータバスを切り離し、
メモリを開放する。また、プロセッサのラッチ回路から
のデータ取り込み８３が終了すると、メモリからではな
く、アクセス調停部からプロセッサへの終了信号（ＤＴ
ＡＣＫ）が出力される。よって、プロセッサが占有され
る時間はｓ０〜ｓ８の間だけであり、従来の場合（ｓ０
〜ｓ１３）より大幅に短縮されていることがわかる。

【００３０】第３に、本発明では、メモリ読み出し要求
とメモリ書き込み要求とが競合した場合は、メモリ読み
出し要求を優先するようにすることができる。このよう
にした場合、メモリ読み出しを要求をしたプロセッサが
複数の場合や、メモリ書き込みの要求をしたプロセッサ
が複数の場合は、それぞれ、あらかじめ設定した優先順
位により、メモリアクセスの順番が定められるが、読み
出し要求は、書き込み要求よりも先に実行される。メモ
リ書き込み要求に比べ、メモリ読み出し要求は、メモリ
の占有時間が短く、単位時間当たりにアクセスできるプ
ロセッサの数が多いので、本発明のように読み出し要求
を優先すると、優先順位の低いプロセッサの待ち時間を
短縮することができる。

【００３１】アクセス調停部は、各プロセッサのリード
ライト信号より、読み出し要求なのか書き込み要求なの
かを判定し、それが競合する場合、優先順位判定部にプ
ロセッサの識別結果と、読み書きのいずれであるかを通
知して、優先順位を問い合わせる。問い合わせを受けた
優先順位判定部は、読み出しを優先するよう応答する。
これにより、同時に読み書き両方の要求が発生した場合
は、常に読み出し要求を優先するようにできる。なお、
読み出しのアクセスが行なわれている間に、書き込み要
求のプロセッサから出力されたデータの、メモリバッフ
ァへの格納が並行して行なわれる。読み出しアクセスが
終了すると、書き込みアクセス要求をしたプロセッサの
データが格納されているメモリバッファから、共用メモ
リへデータが転送される。

【００３２】読み出しアクセスは、通常のプロセッサの
リードアクセス時間より速い時間で共用メモリからの読
み出しを実現するので、書き込みアクセスに比べアクセ
ス効率が高く、また、アクセス時間も短い。従って、同
時にメモリ読み出し要求とメモリ書き込み要求が同一共
用メモリにあった場合、常に読み出し要求を優先するこ
とにより、プロセッサの待ち時間をさらに短縮すること
ができる。

【００３３】また、本発明の共用メモリアクセス調整方
法では、最も高い優先順位を有するプロセッサは、読み
出し、書き込みのいずれの場合も、アクセスデータを、
バッファに格納することなく、ただちに直接共用メモリ
に転送する。このため、最も先に処理されるアクセスの
アクセスデータをバッファに格納するという無駄な処理
が行なわれない。これは、緊急性のある処理を行なう場
合などには、特に有効である。

【００３４】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。本実施例のマルチプロセッサシステムの構成図を図
１に示す。本実施例では、例として、２つのプロセッサ
１０ａ，１０ｂが２つの共用メモリ５０ａ，５０ｂを任
意にアクセスする場合を想定するが、プロセッサの数お
よび共用メモリの数は、これに限られず、いくつであっ
てもよい。また、図１に示す各バスＲ１ａ〜Ｒ１８ｂに
より伝達される信号を、表１に示す。なお、表１におい
て、Ｂ１はデータ信号を、Ｂ２はアドレス信号を、Ｂ３
は制御信号を、Ａ１はラッチ信号を、Ａ２はメモリコー
ド信号を、Ａ３はアクセスイネーブル信号を、Ａ４はプ
ロセッサコード信号を、Ａ５は優先順位判定信号を、Ａ
６はアクセスディゼーブル信号を、Ａ７はバッファイネ
ーブル信号を、それぞれ伝達する信号線であることを表
わしている。

【００３５】

【表１】

【００３６】本実施例のシステムでは、２つのプロセッ
サ１０ａ，１０ｂと、２つの共用メモリ５０ａ，５０ｂ
とが、共用メモリアクセス調整回路６０を介して接続さ
れている。各プロセッサ１０ａ，１０ｂおよび共用メモ
リ５０ａ，５０ｂは、それぞれデータの授受を行なうデ
ータバス１０１ａ〜ｄと、アクセス対象のアドレスの授
受を行なうアドレスバス１０２ａ〜ｄと、書き込みか読
み出しかなどの制御信号の授受を行なう制御バス１０３
ａ〜ｄとを有している。

【００３７】本実施例の共用メモリアクセス調整回路６
０は、ラッチ回路３２ａ，ｂと、メモリバッファ３１
ａ，ｂと、アクセスメモリ判定部４１ａ，ｂと、アクセ
ス調停部４２と、カウント回路３３ａ，ｂと、優先順位
判定部４３と、バス切替部４８ａ，ｂとを備えている。

【００３８】なお、ラッチ回路３２ａ，ｂと、メモリバ
ッファ３１ａ，ｂと、アクセスメモリ判定部４１ａ，ｂ
とは、接続されるプロセッサの数だけ用意され、各プロ
セッサにそれぞれバスを介して接続される。図１におい
て、ラッチ回路３２ａ，ｂとプロセッサ１０ａ，ｂとを
接続するバスは、それぞれＲ１ａ，ｂとして図示されて
いる。また、メモリバッファ３１ａ，ｂと、プロセッサ
１０ａ，ｂとを接続するバスは、それぞれＲ２ａ，ｂと
して図示されている。アクセスメモリ判定部４１ａ，ｂ
と、プロセッサ１０ａ，ｂとを接続するバスは、それぞ
れＲ３ａ，ｂとして図示されている。

【００３９】カウント回路３３ａ，ｂと、バス切替部４
８ａ，ｂとは、接続される共用メモリの数だけ用意され
る。２つのカウント回路３３ａ，ｂは、それぞれ、バス
Ｒ７ａおよびＲ７ｂを介してアクセス調停部４２に接続
される。バス切替部４８ａは、それぞれ、バスＲ１６
ａ，Ｒ１７ａ，Ｒ１８ａを介して、共用メモリ５０ａの
データバス１０１ｃ，アドレスバス１０２ｃ，制御バス
１０３ｃに接続されている。バス切替部４８ｂは、それ
ぞれ、バスＲ１６ｂ，Ｒ１７ｂ，Ｒ１８ｂを介して、共
用メモリ５０ｂのデータバス１０１ｄ，アドレスバス１
０２ｄ，制御バス１０３ｄに接続されている。

【００４０】カウント回路３３ａ，ｂは、あらかじめ共
用メモリ５０ａ，ｂと対応付けられており、アクセスイ
ネーブル信号Ａ３を検出して、あらかじめ定められてい
る一定時間（対応する共用メモリ５０ａ，ｂが、読み出
し信号を受けてから結果の信号を出力するまでの時間に
対応する）が経過すると、ラッチ信号Ａ１を出力する回
路である。なお、本実施例ではカウント回路３３ａは共
用メモリ５０ａに対応し、カウント回路３３ｂは共用メ
モリ５０ｂに対応している。

【００４１】ラッチ回路３２ａ，ｂは、データバスであ
るバスＲ１０ａ，ｂ上にデータ信号（メモリから読み込
まれたデータ）が流れると、該データ信号を、一時的に
保持する回路である。プロセッサの読み込みサイクルで
は、データ信号を読み込んだ後も、各制御信号を使っ
て、データ転送の終了確認を行なう時間が必要になるた
め、メモリにプロセッサが直接アクセスする場合は、こ
の終了確認等のための時間も、該メモリは該プロセッサ
に独占されてしまうことになる。一方、本実施例におい
ては、終了確認の制御信号はアクセス調停部に送られ、
アクセス調停部から終了確認の応答がプロセッサに返さ
れるため、終了確認のための時間、メモリをプロセッサ
が独占する必要がない。本実施例では、プロセッサは、
カウント回路３３ａ，ｂによりカウントされる一定時
間、およびラッチ回路がデータ信号を読み込む時間のみ
メモリにアクセスするため、メモリの占有時間が直接ア
クセスするよりも短くなる。

【００４２】共用メモリ５０ａ，ｂからのデータ信号
は、常にラッチ回路３２ａ，ｂを経由する。ラッチ回路
３２ａ，ｂはそれぞれ、データバスＲ１０ａ，ｂ上のデ
ータが確定するまでの時間を、アクセスするメモリに対
応してカウントするカウント回路３３ａまたはｂが出力
するラッチ信号Ａ１により、データをラッチするよう制
御される。

【００４３】例えば、プロセッサ１０ａによる共用メモ
リ５０ａからの読み込みを考えると、データバスＲ１０
ａ上のデータが確定するまでの時間が２００ｎｓである
場合、カウント回路３３ａは読み出しアクセス開始後、
２００ｎｓでラッチ信号（信号線Ａ１）をラッチ回路３
２ａに出力し、ラッチ回路３２ａはその時点からデータ
バスＢ１（Ｒ１０ａ）のデータのラッチを始める。その
後、アクセスメモリ判定部４１ａは、共用メモリ５０ａ
のバスを切断し、他のプロセッサの読み出しアクセスを
可能にする。

【００４４】この方法は、プロセッサ１０ａ，１０ｂの
通常のリードアクセス時間より速い時間でラッチ回路３
２が共用メモリ５０ａ，５０ｂからデータを読み出すの
で、プロセッサ１０ａ，１０ｂが共用メモリ５０ａ，５
０ｂに接続する各バスを占有する時間を短くすることが
可能となり、競合するプロセッサの待ち時間の短縮を実
現できる。

【００４５】メモリバッファ３１ａ，ｂは、プロセッサ
１０ａ，ｂのアクセス要求に係るアクセスデータ（アド
レスおよび書き込むデータ）が、それぞれ書き込まれる
バッファである。また、アクセスメモリ判定部４１ａ，
ｂは、アドレス信号Ｂ２を基に、アクセスする対象の共
用メモリを判定し、アクセス調停部４２に通知する。ア
クセス調停部４２は、アクセスが競合するかどうか判定
し、競合する場合は調停を行なう。優先順位判定部４３
は、比較回路を備え、アクセス調停部４２からの問い合
わせに応じて、各プロセッサ１０ａ，ｂの優先順位の優
劣を判定し、優先順位判定信号Ａ５を出力する。バス切
替部４８ａ，ｂは、アクセス調停部４２からの指示に応
じて、それぞれ、共用メモリ５０ａ，ｂに接続するバス
を切り替える。

【００４６】Ａ．書き込み要求の競合するとき ここで、２以上の異なるデータ幅を持つ個々のプロセッ
サ１０ａ，１０ｂが、同時にメモリ書き込み要求を行
い、かつメモリアクセス要求する共用メモリ５０ａ，５
０ｂが同一である場合について説明する。なお、「同
時」とは、厳密な同時でなくてもよい。アクセス調停部
４２は、一定の時間内に受け付けたアクセス要求は、す
べて同時とみなして処理を行なう。ここでは、アクセス
調停部４２が同時とみなす時間内であれば、「同時」と
表現する。

【００４７】プロセッサ１０ａ，１０ｂがメモリ書き込
み要求を行うと、アクセスメモリ判定部４１は、アドレ
スバスＢ２であるバスＲ２ａ，Ｒ２ｂを介して入力され
たアドレス信号と、制御バスＢ３であるバスＲ３ａ，Ｒ
３ｂを介して入力された制御信号とをデコードし、結果
をアクセス調停部４２に出力する。例えば、アクセスメ
モリ判定部４１は、アドレスバス１０２ａ，１０２ｂの
信号（Ｂ２）と制御バス１０３ａ，１０３ｂの信号（Ｂ
３）のデータストローブ信号等の制御信号を論理回路で
デコードすることで、アクセス要求した共用メモリとデ
ータ幅を判定した結果を、メモリコード信号（Ａ２）と
してアクセス調停部４２に出力する。

【００４８】アクセス調停部４２は，バスＲ６ａ，Ｒ６
ｂを介して入力されたメモリコード信号（信号線Ａ２上
の信号）が同一か否かを比較することにより、２以上の
プロセッサ１０ａ，１０ｂが同一の共用メモリにアクセ
ス要求を出したか否かを確認する。

【００４９】この結果、アクセス要求する共用メモリが
同一でない場合、アクセス調停部４２はアクセスメモリ
判定部４１ａ，ｂと各バス切替部４８ａ，ｂへアクセス
可能であることを示すアクセスイネーブル信号（Ａ３）
を出力する。バスＲ８を介して入力されたアクセスイネ
ーブル信号（Ａ３）により、バス切替部４８ａ，４８ｂ
は、データバス、アドレスバス、および制御バスのゲー
トをそれぞれ開放する。バスＲ６ａ，Ｒ６ｂを介して入
力されたアクセスイネーブル信号により、アクセスメモ
リ判定部４１ａ，ｂも、データバス、アドレスバス、お
よび制御バスのゲートを開放する。これにより、プロセ
ッサ１０ａ，１０ｂは、それぞれ要求する共用メモリ５
０ａまたは５０ｂとアクセスすることができるようにな
る。

【００５０】アクセス要求する共用メモリが同一の場合
は、アクセス調停部４２は、バスＲ９を介して優先順位
判定部４３へ、アクセス要求したプロセッサ１０ａ，１
０ｂをコードしたプロセッサコード信号（Ａ４）を出力
する。ここでは、共用メモリ５０ａに対するアクセスが
競合した場合を考える。優先順位判定部４３はプロセッ
サコード信号より、アクセス要求したプロセッサの優先
順位を比較回路で確認する。この結果を、優先順位判定
部４３は優先順位判定信号（Ａ５）とし、バスＲ９を介
してアクセス調停部４２へ返答する。この返答を受け
て、アクセス調停部４２は、アクセスイネーブル信号を
出力することにより、バス切り替え部４８ａおよびアク
セスメモリ判定部４１ａのゲートを開放して、プロセッ
サのうち優先順位の最も高いものがアクセスできるよう
にする。例えば、プロセッサ１０ａの優先順位が１番
で、プロセッサ１０ｂが２番の場合は、プロセッサ１０
ａが、上記に示したアクセス要求する共用メモリが同一
でない場合と同様に、共用メモリ５０ａに対するメモリ
アクセスを行う。この場合の、プロセッサ１０ｂのメモ
リアクセスについてを、以下に述べる。

【００５１】アクセス調停部４２は、バスＲ６ｂを介し
てアクセスメモリ判定部４１ｂに対して、直ちに共用メ
モリ５０ａへアクセスできないことを示すアクセスディ
ゼーブル信号Ａ６送る。また、アクセス調停部４２は、
バスＲ５ｂを介して、メモリバッファ３１ｂにプロセッ
サ１０ｂからのアクセスがあることを示すバッファイネ
ーブル信号（Ａ７）を出力する。これにより、アクセス
メモリ判定部４１ｂはアクセスメモリ判定部４１ｂ内の
内部ゲートを開放せず、メモリバッファ３１ｂはプロセ
ッサ１０ｂからメモリ書き込みを受ける。メモリバッフ
ァ３１ｂへの書き込みを終了したプロセッサ１０ｂは、
その時点で書き込み処理を終了する。このように、アク
セスの競合により、実際の共用メモリへの書き込みを行
なうことができない場合も、プロセッサは、待たされる
ことなく処理を続けることができる。

【００５２】プロセッサ１０ａに接続するアクセスメモ
リ判定部４１ａへのアクセスイネーブル信号Ａ３が無く
なると、すなわち、プロセッサ１０ａの書き込みアクセ
スが終了すると、アクセス調停部４２は、バスＲ５ｂを
介してメモリバッファ３１ｂにアクセスイネーブル信号
（Ａ３）を出力する。この信号（Ａ３）に応じて、メモ
リバッファ３１ｂは、先程書き込まれたデータを共用メ
モリ５０ａへ書き込む。この方法では、各プロセッサ１
０ａ，１０ｂの書き込みアクセスの競合が発生しても、
優先順位の高いプロセッサ１０ａが先に共用メモリ５０
ａ，５０ｂに書き込みを行なっている間に、並行して優
先順位の低いプロセッサ１０ｂはメモリバッファ３１ｂ
に書き込みを行う。このため、本実施例によれば、各プ
ロセッサの待ち時間を減少させることができる。

【００５３】なお、本実施例のアクセス調停部４２は、
アクセスのためのデータをメモリバッファに格納する
と、計時を開始し、あらかじめ定められた一定時間（以
下、待機時間という）たってもアクセスが許可されず、
メモリへの実更新が行なわれない場合には、そのアクセ
スを要求したプロセッサの優先順位にかかわりなく、優
先してアクセスを許可し、メモリバッファの保持するデ
ータをメモリへ格納させる。このようにすれば、優先順
位の低いプロセッサの更新要求であっても、不当に長く
待たされることがなく、メモリの内容が古くなってしま
うことを防ぐことができる。なお、待機時間が経過した
アクセス要求が複数あった場合には、その待機時間が経
過したアクセス要求の中で、プロセッサの優先順位によ
りアクセスの順番が定められる。

【００５４】また、本実施例では、メモリバッファにア
クセスデータが保持されている状態で、待機時間内に、
他のプロセッサが書き込み要求をした場合には、メモリ
バッファに保持され待たされているアクセス要求をした
プロセッサと、新たにアクセス要求をしたプロセッサと
の優先順位に従って、優先順位順にアクセスが許可され
る。従って、先に発生したアクセス要求であっても、そ
の待機時間内に、より優先順位の高いプロセッサのアク
セス要求が発生すると、この後から発生したアクセス要
求によるアクセスを待たされることになる。

【００５５】なお、上述の待機時間は、保持される書き
込み要求のアクセスデータが多すぎて、メモリバッファ
がオーバフローすることがないように、書き込み要求の
頻度、メモリバッファの容量を考慮して定めることが望
ましい。また、待機時間が余りにも短いと、待機中の要
求のすべてについて待機時間が経過してしまい、待機時
間そのものの意味が失われるということになりかねな
い。このため、同時に発生するアクセス要求を優先順位
順に処理するのに十分な時間、すなわち、アクセス要求
の競合が発生する可能性のあるプロセッサの数に一回の
アクセス時間を掛けて得られる時間を考慮して、待機時
間を定めることが望ましい。

【００５６】さらに、本実施例では、メモリバッファに
は複数のアクセス要求に係るアクセスデータを保持する
ことができる十分な容量が確保されている。上記待機時
間内に、同一プロセッサから再度書き込み要求がなされ
た場合は、この書き込み要求に係るアクセスデータも、
メモリバッファに保持され、アクセスが許可されると、
メモリバッファにためられているすべてのアクセス要求
が、順次実行されることになる。

【００５７】なお、本実施例では、一回分のアクセス要
求の実行が終了するごとに、アクセス調停部４２は、次
にアクセスを許可するメモリバッファを改めて決定する
が、一回分のアクセス要求ごとにこのような決定を行な
わず、一度アクセスが許可されたら、アクセスの許可さ
れたメモリバッファに保持されているすべてのアクセス
要求の実行が終了するまで、他のメモリバッファにアク
セスの許可が移されないようにしてもよい。

【００５８】以上に述べた本実施例の共用メモリアクセ
ス調整回路６０における、書き込みアクセス要求に基づ
く共用メモリアクセス調整制御処理の流れを図６に示
す。異なるデータ幅を持つプロセッサからのメモリアク
セス要求を受け付けると（ステップ６１）、共用メモリ
アクセス調整回路６０は、つぎの処理を行なう。２以上
のプロセッサからの書き込みアクセス要求が散発的にあ
る場合は（ステップ６２）、直ちにメモリアクセスを可
能とする（ステップ６９）。また、共用メモリアクセス
調整回路６０が、複数のプロセッサからの競合するメモ
リアクセス要求を受け付けた場合であっても、アクセス
対象の共用メモリが同一でないときは（ステップ６
３）、共用メモリアクセス調整回路６０は、競合するメ
モリアクセス要求も直ちにメモリアクセスを可能とする
（ステップ６９）。同一共用メモリに対し２以上のプロ
セッサの書き込みアクセス要求があった場合は（ステッ
プ６４）、共用メモリアクセス調整回路６０は、アクセ
ス調停部４２や優先順位判定部４３などによって決定さ
れた順序に従って、優先順位が一番高いプロセッサは直
ちにメモリアクセスを可能とする（ステップ６７）。ま
た、共用メモリアクセス調整回路６０は、優先順位が最
も高いもの以外のプロセッサのアクセス要求について
は、メモリバッファにデータを格納する（ステップ６
５）。このメモリバッファへのデータの格納により、当
該プロセッサは、メモリアクセス処理を終了する。優先
順位の最も高いプロセッサのアクセスが終了すると（ス
テップ６６）、次の優先順位のプロセッサの、メモリバ
ッファに格納されたデータの、共用メモリへ格納が開始
される（ステップ６８）。なお、ステップ６６〜６８
は、すべてのアクセス要求が実行されるまで、共用メモ
リへのアクセスが終了する毎に、未実行のアクセス要求
のうち、該要求を出したプロセッサの優先順位が最も高
いものについて、実行される。

【００５９】図７は、３つのプロセッサから、同一共用
メモリへの書き込みアクセス要求が競合する場合の、そ
れらメモリアクセス調停状態を示したものである。

【００６０】まず、（ａ）にアクセスが競合しない場合
を示す。競合が発生していない場合は、プロセッサの優
先順位にかかわらず、メモリアクセス要求が発生する
と、メモリアクセスが実行され、メモリアクセス終了処
理が行なわれる。

【００６１】（ｂ）には、３つのプロセッサからのアク
セス要求が競合した場合を示す。本例では、図示したよ
うに、Ａプロセッサ、Ｂプロセッサ、Ｃプロセッサによ
る、競合するメモリアクセス要求が発生した場合を想定
し、メモリアクセスの頻度や緊急性などを考慮の上、Ａ
プロセッサの優先順位が最も高く、また、Ｃプロセッサ
のそれが最も低いものあらかじめ定められているものと
する。

【００６２】この場合、優先順位判定部４３によって、
メモリアクセス要求順とは無関係に、アクセス順序はＡ
プロセッサ、Ｂプロセッサ、Ｃプロセッサの順として決
定されるものである。従って、同一共用メモリに対しな
んらアクセスが行われていない状態では、優先順位判定
部４３により、実際のアクセス順序が、あらかじめ定め
られた優先順位に従って、Ａプロセッサ、Ｂプロセッ
サ、Ｃプロセッサの順として決定されるため、Ａプロセ
ッサは直ちに共用メモリとアクセスできる。一方、Ｂプ
ロセッサ、Ｃプロセッサはそれが不可能なため、一時的
にメモリバッファにデータを格納する。その後、Ａプロ
セッサのメモリアクセスが終了すると、次にＢプロセッ
サのデータがメモリバッファから共用メモリへ書き込ま
れる。Ｃプロセッサのメモリアクセス要求に係るメモリ
アクセスは、Ｂプロセッサのアクセス終了後、開始され
る。

【００６３】つぎに、３つのプロセッサの共用メモリへ
の書き込みが競合した場合の、各プロセッサの待ち時間
を、図９を用いて説明する。３つのプロセッサＡ、Ｂ、
Ｃのアクセス要求をそれぞれ保持した３つのメモリバッ
ファが、一つの共用メモリへ書き込みを行なう場合の、
待ち時間と待機時間の関係を図９に示す。なお、各プロ
セッサの優先順位はＡ＞Ｂ＞Ｃの順であるとする。

【００６４】この例では、待機時間は７００ｎｓと、あ
らかじめ定められている。なお、本実施例では、Ｔ１−
Ｔ２×（プロセッサ数−１）により求められる値を待機
時間とする。ここで、プロセッサが連続してメモリバッ
ファへアクセスデータを書き込み、その間共用メモリへ
の実更新ができなかったとすると、メモリバッファがオ
ーバーフローするまでの時間をＴ１とする。また、メモ
リバッファと共用メモリとのアクセスに要する時間をＴ
２とする。メモリバッファと共用メモリとのアクセスの
ための制御信号の授受に要する時間をＴ３とし、メモリ
バッファが共用メモリにアクセスデータを転送するのに
要する時間をＴ４とすると、Ｔ２は、Ｔ３とＴ４とを足
しあわせることにより求められる。本実施例では、Ｔ１
＝１０００ｎｓ、Ｔ３＝５０ｎｓ、Ｔ４＝１００ｎｓで
あり、プロセッサ数は３であるから、（待機時間）＝１
０００−（５０＋１００）×（３−１）となり、待機時
間は７００ｎｓということになる。

【００６５】図９に示した例では、まず、３つのプロセ
ッサＡ、Ｂ、Ｃから同時にアクセス要求が行なわれてい
る（Ｔ９１）。３つのプロセッサのうち、プロセッサＡ
の優先順位が最も高いので、プロセッサＡのアクセス要
求は直接共用メモリへ転送され、プロセッサＢおよびＣ
のアクセス要求はメモリバッファに格納されては待ち時
間に入ることになる。

【００６６】また、プロセッサＢとＣとでは、プロセッ
サＢの方が優先順位が高いので、プロセッサＡによるア
クセス要求の実行が終了した時点（Ｔ９２）で、アクセ
ス調停部４２は、アクセス要求行なっているプロセッサ
ＢとＣとの優先順位を比較し、優先順位の高いプロセッ
サＢのアクセス要求をメモリバッファから共用メモリへ
転送させる。このため、プロセッサＣの待ち時間はさら
に継続されることになる。

【００６７】さらに、プロセッサＢによるアクセスが終
了する前に、最も優先順位の高いプロセッサＡからのア
クセス要求がなされたため、プロセッサＢによるアクセ
スが終了した時点（Ｔ９３）で、アクセス調停部４２
は、プロセッサＡのアクセスを許可し、プロセッサＣの
アクセス要求の実行をさらに待たせる。なお、この時、
プロセッサＡは２回連続してアクセス要求を出した。プ
ロセッサＡは、最も高い優先順位を割り当てられている
ため、プロセッサＡによる２回の連続した共用メモリへ
の書き込みが実行される。

【００６８】このプロセッサＡによるアクセス要求の実
行中（Ｔ９４）に、プロセッサＢによるアクセス要求が
あると、プロセッサＢのアクセス要求は、メモリバッフ
ァに保持され、プロセッサＡのアクセスの終了時（Ｔ９
５）まで、その実行を待たされることになる。プロセッ
サＡのアクセスが終了すると、メモリバッファに保持さ
れて実行を待っているアクセス要求のうち、より優先順
位の高いプロセッサＢのアクセス要求が実行され、プロ
セッサＣは、さらに待つことになる。

【００６９】ところが、プロセッサＢの要求によるアク
セスの実行中に、プロセッサＣのアクセス要求の待ち時
間は、待機時間としてあらかじめ定められている時間で
ある７００ｎｓを超えてしまう。このため、プロセッサ
Ｂの要求によるアクセスの終了時（Ｔ９６）に、プロセ
ッサＣよりも優先順位の高いプロセッサＡがアクセス要
求を行なっても、プロセッサＣのアクセス要求が最優先
で実行される。このため、プロセッサＡのアクセス要求
はメモリバッファに格納されて、プロセッサＣの要求に
よるアクセスの実行が終了する時点（Ｔ９７）まで、そ
の実行を待たされることになる。

【００７０】なお、Ｔ９６の時点で、プロセッサＢに接
続されたメモリバッファ内に、まだ実行されていないプ
ロセッサＢのアクセス要求が残っていた場合であって
も、まずプロセッサＣの要求によるアクセスが終了する
と（Ｔ９７）、プロセッサＡの要求によるアクセスが行
なわれ、プロセッサＡのさらなるアクセス要求がなけれ
ば、このアクセスの終了時点で、プロセッサＢの残りの
アクセス要求が実行に移されることになる。

【００７１】Ｂ．読み出し要求の競合するとき つぎに、２以上の異なるデータ幅を持つ個々のプロセッ
サが、同時にメモリ読み出し要求を行い、かつメモリア
クセス要求する共用メモリが同一である場合について説
明する。

【００７２】プロセッサ１０ａ，１０ｂがメモリ読み出
し要求を行うと、アクセス調停部４２は、優先順位判定
部４３へ、プロセッサコード信号（信号線Ａ４上の信
号）を出力する。優先順位判定部４３は、その信号か
ら、比較回路によりアクセス要求したプロセッサの優先
順位を確認する。この結果を優先順位判定部４３は優先
順位判定信号Ａ５とし、アクセス調停部４２へ返答す
る。ここでは、プロセッサ１０ａの優先順位が１番で、
プロセッサ１０ｂが２番であり、両方のプロセッサが共
用メモリ５０ａに対する読み出し要求を同時に行なった
場合を例として説明する。

【００７３】まず、アクセス調停部４２は、アクセスイ
ネーブル信号を出力することにより、バス切替部４８ａ
およびアクセスメモリ判定部４１ａのゲートを開放し
て、プロセッサ１０ａのアクセスを許可する。さらに、
アクセス調停部４２は、ラッチ回路３２ａとカウント回
路３３ａに対し、信号線Ａ３を介してアクセスイネーブ
ル信号を出力する。この信号により、プロセッサ１０ａ
からの読み出し制御信号が、制御バスＢ３を介して共用
メモリ５０ａに伝わる。また、上記アクセスイネーブル
信号により、カウント回路３３ａは、カウントを開始
し、あらかじめ定められた時間（データバス上のデータ
が確定するまでのデータ確定時間）経過すると、ラッチ
信号（信号線Ａ１の信号）をラッチ回路３２へ出力す
る。

【００７４】ラッチ回路３２ａは、このラッチ信号によ
りデータのラッチ動作を始める。その後，プロセッサ１
０ａは、ラッチ回路３２からデータの読み出しを行い、
メモリアクセス処理を終了する。アクセス調停部４２
は、ラッチ回路３２ａがラッチ動作を始めると、ラッチ
回路３２ａと共用メモリ５０ａとの間のデータバスを切
断し、続いてプロセッサ１０ｂの読み出しアクセスを行
う。プロセッサ１０ｂの読み出しアクセスについては、
上記プロセッサ１０ａのアクセス方法と同じである。

【００７５】この方法によれば、データバス上にデータ
が確定するまでの時間をカウントすることで、プロセッ
サの通常のメモリアクセス処理時間より速い時間で、メ
モリからのデータの取り込みが可能となる。例えば、読
み出すデータが確定するまでの時間が５２ｎｓで、プロ
セッサのメモリアクセス処理時間が１２８ｎｓの場合
は、通常のプロセッサの読み出しアクセスを１回する時
間内に、実際はプロセッサ１０ａ，１０ｂ双方の読み出
しアクセスが可能となる。これは、従来技術によるプロ
セッサのデータの読み出しでは、データの取り込みまで
に、上記のデータ確定までの時間（５２ｎｓ）に加え
て、さらに予備時間を要するのに対し、本実施例におけ
る読み出しでは、この予備時間なしにデータを読み込む
ことができ、さらに、本実施例では、読み出しの終了処
理におけるメモリに対するアクセスがないためである。
ゆえに、アクセス効率が極めて高く、プロセッサの待ち
時間を短縮でき、アクセス効率が極めて高い。

【００７６】Ｃ．書き込み要求と読み出し要求とが競合
するとき つぎに、２以上の異なるデータ幅を持つ個々のプロセッ
サのうち、メモリ読み出し要求とメモリ書き込み要求が
競合する場合について説明する。アクセス調停部４２は
各プロセッサ１０ａ，１０ｂからのリードライト信号よ
り、読み出し要求なのか書き込み要求なのかを判定し、
それらの要求が競合する場合、優先順位判定部４３に、
プロセッサの識別結果と、読み書きのいずれであるかを
通知して、優先順位を問い合わせる。問い合わせを受け
た優先順位判定部は、読み出しアクセスを優先するよう
応答する。なお、読み出しのアクセスが行なわれている
間に、書き込み要求のプロセッサから出力されたデータ
の、メモリバッファへの格納が並行して行なわれる。書
き込みアクセスが終了すると、メモリバッファから共用
メモリへ、データが転送される。

【００７７】なお、本実施例では、アドレスバスとし
て、２３本の信号線（Ａ１〜Ａ２３）よりなるバスを用
い、データバスとして、１６本の信号線（Ｄ０〜Ｄ１
５）のバスを用いているが、信号線の数は、この本数に
限定するものではなく、その他の数の信号線を用いても
よい。また、本実施例では、共用メモリとしてシングル
ポートメモリを用いているが、これ以外のデュアルポー
トあるいはマルチポートのメモリについても、本発明を
用いることができる。さらに、本実施例では、各プロセ
ッサのアクセス優先順位はあらかじめ定められている
が、スイッチ等で任意に変換することができるような優
先順位判定部を用いてもよい。

【００７８】上記の実施例によれば、共用メモリに対し
て２以上のデータ幅の異なるプロセッサが同時にアクセ
ス要求した場合については、優先順位の高いプロセッサ
にメモリへの各バスを占有されてしまい、優先順位の低
いプロセッサは共用メモリにアクセスできず待機状態と
なり、その間プロセッサの処理が中止するという従来の
欠点に対し、メモリ書き込みアクセスにおいては、共用
メモリにアクセスできないプロセッサは、一時的にメモ
リバッファにデータ格納されるため、プロセッサのメモ
リアクセス処理において待機状態は起こらず、また、メ
モリ読み出しアクセスにおいては、プロセッサとメモリ
間にラッチ回路を設けることにより、メモリに接続する
バスの占有時間を短縮でき、かつ、見掛け上一つのプロ
セッサがアクセスしている際中にも他のプロセッサのア
クセスが実現されているかのような処理を可能とする。
よって、各プロセッサの待ち時間が少なく、また、個々
プロセッサの処理能力を著しく低下することなく共用メ
モリにアクセスすることができる。本発明は処理能力が
厳しく要求されるチャネルを複数有するシステムの共用
メモリアクセス制御に非常に有効である。

【００７９】さらに、本発明の共用メモリアクセス調整
方法では、最も高い優先順位を有するプロセッサは、読
み出し、書き込みのいずれの場合も、アドレスデータ
を、バッファに格納することなく、ただちに直接共用メ
モリに転送する。このため、最も先に処理されるアクセ
スのアドレスデータをバッファに格納するという無駄な
処理が行なわれない。これは、緊急性のある処理を行な
う場合などには、特に有効である。

【００８０】また、本発明はデータ幅が小さいプロセッ
サとそれに比べデータ幅が大きいプロセッサが１以上の
メモリに記憶されるデータを共用する場合や、１つのプ
ロセッサが２種以上の異なるデータ幅を使用してメモリ
アクセスをする場合において適用できる。この場合、既
存装置を新たに再設計する必要がなく、新旧のプロセッ
サを混合した装置の構成等が容易に実現でき、かつ、装
置を構成する為の設計期間の短縮も図れる。また、今後
プロセッサ素子の発達に伴いプロセッサのデータ幅が更
に広がった場合においても、本発明を用いることにより
他のプロセッサとデータの共用が可能である。

【００８１】

【発明の効果】本発明によれば、マルチプロセッサシス
テムにおいて、各プロセッサの行なう読み出し／書き込
みのメモリアクセス時間を短縮することができ、マルチ
プロセッサシステムの処理速度を向上させることのでき
る共用メモリアクセス調整方法、および共用メモリアク
セス調整回路が提供される。

【図面の簡単な説明】

【図１】図１は、本発明に係るマルチプロセッサシステ
ムの一例でのシステム構成を示す構成図である。

【図２】図２は、従来技術に係る共用メモリアクセス制
御方法を説明するための説明図である。

【図３】図３は、前回発明した共用メモリアクセス制御
方法を説明するための説明図である。

【図４】図４は、プロセッサのリードサイクルタイミン
グを説明するための説明図である。

【図５】図５は、プロセッサのリードサイクル処理のフ
ローを示すフローチャートである。

【図６】図６は、メモリへの書き込み要求にもとづく共
用メモリアクセス調整制御処理のフローを示すフローチ
ャートである。

【図７】図７は、３つのプロセッサから、同一共用メモ
リへのメモリアクセス要求が同時にあった場合の、メモ
リアクセスの手順を示す説明図である。

【図８】図８は、本発明におけるプロセッサのリードサ
イクルタイミングを説明するための説明図である。

【図９】図９は、３つのプロセッサから、同一共用メモ
リへのメモリアクセス要求があった場合の、待機時間と
待ち時間とを示す説明図である。

【符号の説明】

１０ａ，１０ｂ…プロセッサ、 ６０…共用メモリアク
セス調整回路、 ５０ａ，５０ｂ…共用メモリ、 ３１
ａ，３１ｂ…メモリバッファ、 ３２ａ，３２ｂ…ラッ
チ回路、 ３３ａ，３３ｂ…カウント回路、 ４１ａ，
４１ｂ…アクセスメモリ判定部、 ４２…アクセス調停
部、 ４３…優先順位判定部、 ４８ａ，４８ｂ…バス
切替部。

Claims (9)

【特許請求の範囲】
1. 【請求項１】２以上のプロセッサが、共用メモリをそれ
   ぞれアクセスするマルチプロセッサシステムにおける共
   用メモリアクセス調整方法において、 ２以上のプロセッサからの書き込みアクセス要求が競合
   する場合には、上記プロセッサごとにあらかじめ定めら
   れている優先順位に基づき、アクセスの順番を定めるプ
   ロセスと、 競合する書き込みアクセス要求のうち、最も高い優先順
   位を有する上記プロセッサのアクセス要求に係るアクセ
   スデータを上記共用メモリへ直接転送し、他の優先順位
   の低いプロセッサのアクセス要求にかかるアクセスデー
   タは、メモリバッファに格納する、第１の転送プロセス
   と、 上記共用メモリへのアクセスが終了すると、メモリバッ
   ファに保持されたデータのうち、最も高い優先順位を有
   する上記プロセッサの書き込みアクセス要求に係るデー
   タを、共用メモリへ転送する、第２の転送プロセスとを
   備えることを特徴とする共用メモリアクセス調整方法。
2. 【請求項２】２以上のプロセッサが、共用メモリをそれ
   ぞれアクセスするマルチプロセッサシステムにおける共
   用メモリアクセス調整方法において、 ２以上のプロセッサからの読み出しアクセス要求が競合
   する場合には、上記プロセッサごとにあらかじめ定めら
   れている優先順位に基づき、アクセスの順番を定めるプ
   ロセスと、 競合する読み出しアクセス要求のうち、最も高い優先順
   位を有する上記プロセッサのアクセス要求に係るアクセ
   スデータを上記共用メモリへ直接転送するプロセスと、 共用メモリへのアクセスが終了すると、次に優先順位の
   高いプロセッサの読み出し要求に係るアクセスデータ
   を、上記共用メモリへ直接転送するプロセスと、 上記アクセスデータの転送を受けた上記共用メモリが、
   要求されたデータを出力するプロセスと、 上記共用メモリから出力されたデータを、出力の開始か
   らあらかじめ定められた一定時間が経過したのちに、ラ
   ッチ回路に取り込むプロセスと、 上記プロセッサが、上記ラッチ回路からデータを読み出
   すプロセスとを備えることを特徴とする共用メモリアク
   セス調整方法。
3. 【請求項３】２以上のプロセッサが、共用メモリをそれ
   ぞれアクセスするマルチプロセッサシステムにおける共
   用メモリアクセス調整方法において、 ２以上のプロセッサからの書き込みアクセス要求と読み
   出しアクセス要求とが競合する場合には、読み出しアク
   セス要求を優先的に処理することを特徴とする共用メモ
   リアクセス調整方法。
4. 【請求項４】外部のプロセッサからの信号の入出力を受
   け付ける複数のプロセッサ側端子と、該バス切替部とを
   それぞれ接続するプロセッサ側バスと、該バス切替部と
   共用メモリに接続するためのメモリ側端子とを接続する
   メモリ側バスと、プロセッサ側バスのうちの任意のいず
   れかと、メモリ側バスとを接続および切断する手段を有
   するバス切替部と、該バス切替部に対して、バスの接続
   または切断を指示する手段を有するアクセス調停部とを
   備える、共用メモリアクセス調整回路において、 上記アクセス調停部からの競合するプロセッサの通知を
   受けて、該プロセッサの優先順位を判定し、判定結果を
   上記アクセス調停部に通知する優先順位判定部と、 上記プロセッサからのアクセスデータを保持する手段を
   有するメモリバッファと、 上記アクセス調停部からの信号に応じてあらかじめ定め
   られた時間をカウントし、上記アクセス調停部に通知す
   るカウント回路と、 上記共用メモリから出力されたデータを保持し、上記プ
   ロセッサに出力する手段を有するラッチ回路とを備え、 上記アクセス調停部は、 上記プロセッサ側端子から入力されたアクセス要求が競
   合するかどうか判定する手段と、 アクセス要求が競合する場合には、上記優先順位判定手
   段に競合する要求を出したプロセッサを通知し、上記優
   先順位判定手段から、優先順位の判定結果を受け取る手
   段と、 上記優先順位の判定結果に応じて、最も高い優先順位を
   有する上記プロセッサに接続されている上記プロセッサ
   側バスを、上記メモリ側バスに接続して、アクセスデー
   タを上記共用メモリに転送させる手段と、 他の優先順位の低いプロセッサの書き込みアクセス要求
   にかかるアクセスデータを、メモリバッファに転送させ
   る手段と、 上記共用メモリへの書き込みアクセスが終了すると、メ
   モリバッファに保持されたデータのうち、最も高い優先
   順位を有する上記プロセッサの書き込みアクセス要求に
   係るアクセスデータを、該アクセスデータを保持するメ
   モリバッファを共用メモリに接続し、該アクセスデータ
   を共用メモリへ転送する手段と、 共用メモリからのアクセスが終了すると、次に優先順位
   の高い、読み出し要求をした上記プロセッサに接続され
   ている上記プロセッサ側バスを、上記メモリ側バスに接
   続して、読み出しアクセス要求に係るアクセスデータを
   上記共用メモリに転送させ、さらに、上記カウント回路
   にカウントの開始を指示する手段と、 上記カウント回路からの、あらかじめ定められた時間の
   経過の通知に応じて、上記ラッチ回路に、上記共用メモ
   リから出力されたデータを取り込ませる手段と、 上記プロセッサ側バスに、アクセス終了信号を出力する
   手段とを、さらに有することを特徴とする共用メモリア
   クセス調整回路。
5. 【請求項５】請求項４において、 前記優先順位判定部は、読み出しアクセス要求を行なっ
   たプロセッサの優先順位を、書き込みアクセス要求を行
   なったプロセッサの優先順位より高くする手段を有する
   ことを特徴とする共用メモリアクセス調整回路。
6. 【請求項６】請求項４において、 前記プロセッサ側端子から入力されたアクセス要求か
   ら、該要求を出した前記プロセッサと該要求の対象であ
   る前記共用メモリとを判定し、判定結果を前記アクセス
   調停部に通知する手段を有するアクセスメモリ判定部を
   さらに備えることを特徴とする共用メモリアクセス調整
   回路。
7. 【請求項７】請求項１において、 前記第２の転送プロセスは、 前記アクセスデータが前記メモリバッファに格納されて
   から、あらかじめ定められた待機時間が前記アクセス要
   求に、あらかじめ定められた優先順位を与えることを特
   徴とする共用メモリアクセス調整方法。
8. 【請求項８】請求項７において、 前記あらかじめ定められた優先順位は、最も高い優先順
   位であることを特徴とする共用メモリアクセス調整方
   法。
9. 【請求項９】請求項７において、 前記待機時間は、 前記共用メモリごとに定められ、式 Ｔ＝Ｔ１−Ｔ２×（Ｐ−１） により求められる値であることを特徴とする共用メモリ
   アクセス調整方法。ただし、Ｔは上記待機時間であり、 Ｔ１は前記プロセッサが連続して前記メモリバッファへ
   前記アクセスデータを書き込み、その間、該アクセスデ
   ータがいずれも上記共用メモリへ転送されなかったとす
   ると、該メモリバッファがオーバーフローするまでに要
   する時間であり、 Ｔ２はメモリバッファと共用メモリとのアクセスに要す
   る時間であり、 Ｐは、該共用メモリに対して同時にアクセスを要求する
   可能性のあるプロセッサの数である。