JPH0720077B2 - 圧縮バツフア回路 - Google Patents
圧縮バツフア回路Info
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- JPH0720077B2 JPH0720077B2 JP11813386A JP11813386A JPH0720077B2 JP H0720077 B2 JPH0720077 B2 JP H0720077B2 JP 11813386 A JP11813386 A JP 11813386A JP 11813386 A JP11813386 A JP 11813386A JP H0720077 B2 JPH0720077 B2 JP H0720077B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は衛星通信方式に利用するに適する。
本発明は時分割多元接続通信装置の圧縮バッファ回路に
関する。特に、時分割多元接続通信装置（以下、TDMA通
信装置という。）にパケット通信が適用されTDMAフレー
ム中の一つのバーストを複数の局が共有する場合でも衛
星上でバーストの衝突が発生しない圧縮バッファ回路に
関する。
関する。特に、時分割多元接続通信装置（以下、TDMA通
信装置という。）にパケット通信が適用されTDMAフレー
ム中の一つのバーストを複数の局が共有する場合でも衛
星上でバーストの衝突が発生しない圧縮バッファ回路に
関する。
本発明はTDMA通信装置の圧縮バッファ回路において、 地上局からデータを送出する必要がある場合に、データ
とともに送出を要求する信号を送出することにより、 TDMA通信系にパケット通信方式が適用された場合でも衛
星上でバーストの衝突が発生しないようにしたものであ
る。
とともに送出を要求する信号を送出することにより、 TDMA通信系にパケット通信方式が適用された場合でも衛
星上でバーストの衝突が発生しないようにしたものであ
る。
従来圧縮バッファ回路は、チャネルデータ記憶回路、書
込読出切替回路およびアドレス制御回路にて構成され、
チャネル多重された地上系データ列をアドレス制御回路
が指示するアドレスに対応して順次チャネルデータ記憶
回路に書込み、この書込まれたチャネル多重データを衛
星系タイミングが指示する時間でアドレス制御回路の指
示するアドレス順に順次出力する回路構成となってい
た。
込読出切替回路およびアドレス制御回路にて構成され、
チャネル多重された地上系データ列をアドレス制御回路
が指示するアドレスに対応して順次チャネルデータ記憶
回路に書込み、この書込まれたチャネル多重データを衛
星系タイミングが指示する時間でアドレス制御回路の指
示するアドレス順に順次出力する回路構成となってい
た。
しかし、このような従来の圧縮バッファ回路では、衛星
系タイミングにて指定されたチャネルに対応するバース
ト状データ列は地上系チャネルデータ列中にチャネルデ
ータが挿入されていない場合でも無条件にて出力され、
TDMAバースト構成が形成されてTDMA通信装置から出力さ
れていた。
系タイミングにて指定されたチャネルに対応するバース
ト状データ列は地上系チャネルデータ列中にチャネルデ
ータが挿入されていない場合でも無条件にて出力され、
TDMAバースト構成が形成されてTDMA通信装置から出力さ
れていた。
このような圧縮バッファ回路は、TDMA通信系でバースト
割りつけが固定であり、またTDMAフレーム中の各バース
トがTDMA参加局の各局用の占有バーストである場合では
問題ないが、今後TDMA通信系を伝送路としてパケット通
信方式のように、TDMAフレーム中の一つのバーストを複
数のTDMA参加局が共有する場合では、衛星上にてバース
トの衝突が定常的に発生し通信不能となる欠点を有して
いた。
割りつけが固定であり、またTDMAフレーム中の各バース
トがTDMA参加局の各局用の占有バーストである場合では
問題ないが、今後TDMA通信系を伝送路としてパケット通
信方式のように、TDMAフレーム中の一つのバーストを複
数のTDMA参加局が共有する場合では、衛星上にてバース
トの衝突が定常的に発生し通信不能となる欠点を有して
いた。
本発明は上記の欠点を解決するもので、TDMA通信系にパ
ケット通信方式が適用されTDMAフレーム中の一つのバー
ストを複数の局が共有する場合でも衛星上でバーストの
衝突が発生しない圧縮バッファ回路を提供することを目
的とする。
ケット通信方式が適用されTDMAフレーム中の一つのバー
ストを複数の局が共有する場合でも衛星上でバーストの
衝突が発生しない圧縮バッファ回路を提供することを目
的とする。
本発明は、フレーム構成の地上系データ列をバースト状
信号に変換するために一時記憶するチャネルデータ記憶
回路（20）と、入力する地上系タイミングおよび衛星系
タイミングに基づいてこのチャネルデータ記憶回路の書
込読出制御を行う書込読出制御回路（30）とを備えた時
分割多元接続通信装置の圧縮バッファ回路において、入
力する上記地上系データ列に対応したチャネルデータ送
出要求信号に基づいてこの信号が存在するチャネルを記
憶するチャネルオンオフ情報記憶手段（40）と、このチ
ャネルオンオフ情報記録手段の出力をラッチし、バース
トオンオフ制御信号を出力するラッチ手段（50）とを備
え、上記書込読出制御回路は、上記チャネルデータ送出
要求信号に基づいて書込制御信号を上記チャネルオンオ
フ情報記憶手段に与える書込制御手段（33の一部）と、
上記ラッチ手段にラッチタイミング信号を与えるラッチ
タイミング制御手段（31の一部）とを含むことを特徴と
する。
信号に変換するために一時記憶するチャネルデータ記憶
回路（20）と、入力する地上系タイミングおよび衛星系
タイミングに基づいてこのチャネルデータ記憶回路の書
込読出制御を行う書込読出制御回路（30）とを備えた時
分割多元接続通信装置の圧縮バッファ回路において、入
力する上記地上系データ列に対応したチャネルデータ送
出要求信号に基づいてこの信号が存在するチャネルを記
憶するチャネルオンオフ情報記憶手段（40）と、このチ
ャネルオンオフ情報記録手段の出力をラッチし、バース
トオンオフ制御信号を出力するラッチ手段（50）とを備
え、上記書込読出制御回路は、上記チャネルデータ送出
要求信号に基づいて書込制御信号を上記チャネルオンオ
フ情報記憶手段に与える書込制御手段（33の一部）と、
上記ラッチ手段にラッチタイミング信号を与えるラッチ
タイミング制御手段（31の一部）とを含むことを特徴と
する。
チャネルデータ記憶回路にて外部から入力する地上系フ
レーム構成を形成するチャネル多重データ列を書込読出
制御回路にて指定されたアドレスに対応して記憶する。
チャネルオンオフ情報記憶回路でチャネル多重データ列
に対応した各チャネルのチャネルデータ送出要求信号を
入力し、このチャネルデータ送出要求信号が送出要求を
指示しているチャネルを書込読出制御回路が指示するア
ドレスに送出する要求状態を書き込む。すなわち、送出
要求が受信チャネルに対応したバーストのバースト送出
要求信号を記憶する。次に衛星系タイミングの指定に従
って書込読出制御回路の指示するアドレスに対応してバ
ーストの送出要求信号を読出した直後にこのバーストア
ドレスの送出要求信号をクリアし、イニシャルの状態に
もどして次の書込モードにおけるチャネルデータ送出要
求信号の入力にそなえる。ラッッチタイミング制御手段
でラッチタイミング信号を出力し、ラッチ手段でチャネ
ルオンオフ情報記憶回路の出力をこのラッチタイミング
信号に従ってラッチし、そのバーストの「オン」「オ
フ」を制御するバーストオンオフ制御信号を出力する。
以上の動作により、TDMA通信系にパケット通信方式が適
用された場合でもバーストの衝突を防止することができ
る。
レーム構成を形成するチャネル多重データ列を書込読出
制御回路にて指定されたアドレスに対応して記憶する。
チャネルオンオフ情報記憶回路でチャネル多重データ列
に対応した各チャネルのチャネルデータ送出要求信号を
入力し、このチャネルデータ送出要求信号が送出要求を
指示しているチャネルを書込読出制御回路が指示するア
ドレスに送出する要求状態を書き込む。すなわち、送出
要求が受信チャネルに対応したバーストのバースト送出
要求信号を記憶する。次に衛星系タイミングの指定に従
って書込読出制御回路の指示するアドレスに対応してバ
ーストの送出要求信号を読出した直後にこのバーストア
ドレスの送出要求信号をクリアし、イニシャルの状態に
もどして次の書込モードにおけるチャネルデータ送出要
求信号の入力にそなえる。ラッッチタイミング制御手段
でラッチタイミング信号を出力し、ラッチ手段でチャネ
ルオンオフ情報記憶回路の出力をこのラッチタイミング
信号に従ってラッチし、そのバーストの「オン」「オ
フ」を制御するバーストオンオフ制御信号を出力する。
以上の動作により、TDMA通信系にパケット通信方式が適
用された場合でもバーストの衝突を防止することができ
る。
本発明の実施例について図面を参照して説明する。
第１図は本発明一実施例圧縮バッファ回路のプロック構
成図である。
成図である。
ここで本発明の特徴とするところは、第１図に示す一点
鎖線で囲むバースト送出要求部分である。すなわち、図
外からチャネルデータ送出要求信号101が入力端子１に
入力される。入力端子１からチャネルデータ送出要求信
号101がアンドゲート10の一方の入力に接続される。
鎖線で囲むバースト送出要求部分である。すなわち、図
外からチャネルデータ送出要求信号101が入力端子１に
入力される。入力端子１からチャネルデータ送出要求信
号101がアンドゲート10の一方の入力に接続される。
図外から地上系チャネル多重データ列102が入力端子２
に入力され、入力端子２から地上系チャネル多重データ
列102がチャネルデータ記憶回路20のデータ入力に接続
される。
に入力され、入力端子２から地上系チャネル多重データ
列102がチャネルデータ記憶回路20のデータ入力に接続
される。
図外から地上系タイミング信号103が入力端子３に接続
され、入力端子３から地上系タイミング信号103がアド
レス制御回路31の地上系タイミング入力および書込読出
切替回路32の入力に接続される。
され、入力端子３から地上系タイミング信号103がアド
レス制御回路31の地上系タイミング入力および書込読出
切替回路32の入力に接続される。
書込読出切替回路32では1TDMAフレーム周期の信号が作
成され、さらにこの信号が1/2分周される。書込読出切
替回路32から書込読出切替信号104がアドレス制御回路3
1および書込制御回路33の書込読出切替入力に接続され
る。
成され、さらにこの信号が1/2分周される。書込読出切
替回路32から書込読出切替信号104がアドレス制御回路3
1および書込制御回路33の書込読出切替入力に接続され
る。
図外からTDMAフレームタイミング信号105およびバース
トスタート信号106がアドレス制御回路31のTDMAフレー
ムタイミング信号入力およびバーストスタート信号入力
に接続される。
トスタート信号106がアドレス制御回路31のTDMAフレー
ムタイミング信号入力およびバーストスタート信号入力
に接続される。
入力端子１からチャネルデータ送出要求信号101が書込
制御回路33のチャネルデータ送出要求信号入力に接続さ
れる。またアドレス制御回路31からラッチタイミング信
号107が上記アンドゲート10の他方の入力および書込制
御回路33のラッチタイミング信号入力に接続される。
制御回路33のチャネルデータ送出要求信号入力に接続さ
れる。またアドレス制御回路31からラッチタイミング信
号107が上記アンドゲート10の他方の入力および書込制
御回路33のラッチタイミング信号入力に接続される。
アンドゲート10からチャネルデータ送出要求信号101が
ラッチタイミング信号107にて指定された区間のみが禁
止され、出力信号108としてチャネルオンオフ情報記憶
回路40のチャネルデータ送出要求信号入力に接続され
る。書込制御回路33からチャネルオンオフ情報の書込タ
イミング信号109がチャネルオンオフ情報記憶回路40の
書込タイミング信号入力に接続され、またアドレス制御
回路31からアドレス制御信号1101がチャネルオンオフ情
報記憶回路40のアドレス制御信号入力に接続される。書
込タイミング信号109が入力する場合は、チャネルオン
オフ情報記憶回路40にアドレス制御信号1101で指定され
たアドレスにデータ送出要求信号が書込まれ、書込タイ
ミング信号109が入力しない場合は、アドレス制御信号1
101で指定されたアドレスに記憶されたデータ送出要求
信号が出力信号111として出力され、ラッチ回路50のデ
ータ送出要求信号入力に接続される。またアドレス制御
回路31からラッチタイミング信号107がラッチ回路50の
ラッチタイミング信号入力に接続され、出力信号111が
ラッチされる。ラッチ回路50からバーストオンオフ信号
112が出力端子６に接続される。
ラッチタイミング信号107にて指定された区間のみが禁
止され、出力信号108としてチャネルオンオフ情報記憶
回路40のチャネルデータ送出要求信号入力に接続され
る。書込制御回路33からチャネルオンオフ情報の書込タ
イミング信号109がチャネルオンオフ情報記憶回路40の
書込タイミング信号入力に接続され、またアドレス制御
回路31からアドレス制御信号1101がチャネルオンオフ情
報記憶回路40のアドレス制御信号入力に接続される。書
込タイミング信号109が入力する場合は、チャネルオン
オフ情報記憶回路40にアドレス制御信号1101で指定され
たアドレスにデータ送出要求信号が書込まれ、書込タイ
ミング信号109が入力しない場合は、アドレス制御信号1
101で指定されたアドレスに記憶されたデータ送出要求
信号が出力信号111として出力され、ラッチ回路50のデ
ータ送出要求信号入力に接続される。またアドレス制御
回路31からラッチタイミング信号107がラッチ回路50の
ラッチタイミング信号入力に接続され、出力信号111が
ラッチされる。ラッチ回路50からバーストオンオフ信号
112が出力端子６に接続される。
書込制御回路33から書込タイミング信号113がチャネル
データ記憶回路20の書込タイミング信号入力に接続さ
れ、アドレス制御回路31からアドレス制御信号1102がチ
ャネルデータ記憶回路20のアドレス制御信号入力に接続
される。書込タイミング信号113が入力する場合には、
アドレス制御信号1102の指定するアドレスに地上系チャ
ネル多重データ列102が書込まれる。書込タイミング信
号113が入力しない場合には、アドレス制御信号1102の
指定するアドレスに記憶された地上系チャネル多重デー
タ列102が読出され、バースト状データ信号114として出
力端子７に接続される。
データ記憶回路20の書込タイミング信号入力に接続さ
れ、アドレス制御回路31からアドレス制御信号1102がチ
ャネルデータ記憶回路20のアドレス制御信号入力に接続
される。書込タイミング信号113が入力する場合には、
アドレス制御信号1102の指定するアドレスに地上系チャ
ネル多重データ列102が書込まれる。書込タイミング信
号113が入力しない場合には、アドレス制御信号1102の
指定するアドレスに記憶された地上系チャネル多重デー
タ列102が読出され、バースト状データ信号114として出
力端子７に接続される。
このような構成の圧縮バッファ回路の動作について説明
する。第１図において、チャネルデータ記憶回路20は、
入力端子２から入力した地上系フレーム構成を形成した
地上系チャネル多重データ列102、書込読出制御回路30
から出力される書込タイミング信号113、および書込読
出制御回路30から出力されるアドレス制御信号1102を入
力し、アドレス制御信号1102が指示するアドレスに書込
タイミング信号113の指示するタイミングで地上系チャ
ネル多重データ列102の書き込み、また書込タイミング
信号113が存在しない区間でアドレス制御信号1102が指
示するアドレスに対応して記憶したデータ内容を出力す
る。
する。第１図において、チャネルデータ記憶回路20は、
入力端子２から入力した地上系フレーム構成を形成した
地上系チャネル多重データ列102、書込読出制御回路30
から出力される書込タイミング信号113、および書込読
出制御回路30から出力されるアドレス制御信号1102を入
力し、アドレス制御信号1102が指示するアドレスに書込
タイミング信号113の指示するタイミングで地上系チャ
ネル多重データ列102の書き込み、また書込タイミング
信号113が存在しない区間でアドレス制御信号1102が指
示するアドレスに対応して記憶したデータ内容を出力す
る。
チャネルオンオフ情報記憶回路40は、入力端子１から入
力する地上系チャネル多重データ列102に対応したチャ
ネルデータ送出要求信号101を書込読出制御回路30から
出力されるラッチタイミング信号107にて指定された区
間のみがアンドゲート10にて禁止され、アンドゲート10
の出力信号108として入力し、書込読出制御回路30から
出力されるタイミング109を用いて、書込読出制御回路3
0から出力されるチャネルデータ送出要求信号書込読出
用のアドレス制御信号1101にて指定されたアドレスに書
き込み、また書込タイミング信号109が存在しない区間
でアドレス制御信号1101が指示する読出アドレスに対応
して記憶されたチャネルデータ送出要求信号を出力す
る。
力する地上系チャネル多重データ列102に対応したチャ
ネルデータ送出要求信号101を書込読出制御回路30から
出力されるラッチタイミング信号107にて指定された区
間のみがアンドゲート10にて禁止され、アンドゲート10
の出力信号108として入力し、書込読出制御回路30から
出力されるタイミング109を用いて、書込読出制御回路3
0から出力されるチャネルデータ送出要求信号書込読出
用のアドレス制御信号1101にて指定されたアドレスに書
き込み、また書込タイミング信号109が存在しない区間
でアドレス制御信号1101が指示する読出アドレスに対応
して記憶されたチャネルデータ送出要求信号を出力す
る。
チャネルオンオフ情報記憶回路40の出力信号111は、ラ
ッチ回路50で書込読出制御回路30から出力されるラッチ
タイミング信号107にて指示されたタイミングにてラッ
チされ、バーストオンオフ制御信号112として出力端子
６から出力される。ラッチタイミング信号107は、ラッ
チ回路50に供給される一方、アンドゲート10にも入力
し、チャネルデータ送出要求信号101を禁止し、出力信
号108をチャネルオンオフ情報記憶回路40に供給する。
チャネルオンオフ情報記憶回路40はラッチタイミング信
号107のタイミングで書込タイミング信号109の書込タイ
ミングを用いてアドレス制御信号1101で指定された読出
アドレスに対応した記憶内容をクリアし、次の書込み待
機状態に入る。すなわち、チャネル対応にて記憶された
チャネルデータ送出要求信号は、このチャネルの送出要
求信号を読み出した後にこのチャネルの状態をクリア
し、次回のこのチャネル書込みを待機する。
ッチ回路50で書込読出制御回路30から出力されるラッチ
タイミング信号107にて指示されたタイミングにてラッ
チされ、バーストオンオフ制御信号112として出力端子
６から出力される。ラッチタイミング信号107は、ラッ
チ回路50に供給される一方、アンドゲート10にも入力
し、チャネルデータ送出要求信号101を禁止し、出力信
号108をチャネルオンオフ情報記憶回路40に供給する。
チャネルオンオフ情報記憶回路40はラッチタイミング信
号107のタイミングで書込タイミング信号109の書込タイ
ミングを用いてアドレス制御信号1101で指定された読出
アドレスに対応した記憶内容をクリアし、次の書込み待
機状態に入る。すなわち、チャネル対応にて記憶された
チャネルデータ送出要求信号は、このチャネルの送出要
求信号を読み出した後にこのチャネルの状態をクリア
し、次回のこのチャネル書込みを待機する。
書込読出制御回路30は、書込読出切替回路32、書込制御
回路33およびアドレス制御回路31等で構成され、チャネ
ルオンオフ情報記憶回路40およびチャネルデータ記憶回
路20の書込読出制御信号を発生する回路である。
回路33およびアドレス制御回路31等で構成され、チャネ
ルオンオフ情報記憶回路40およびチャネルデータ記憶回
路20の書込読出制御信号を発生する回路である。
書込読出切替回路32は、地上系タイミング信号103を入
力し地上系タイミング信号103をカウントし、1TDMAフレ
ーム周期の信号を作成し、この信号をさらに1/2分周す
ることにより、TDMAフレーム周期で上記記憶回路の書込
領域および読出領域を定義する書込読出切替信号104を
出力する。
力し地上系タイミング信号103をカウントし、1TDMAフレ
ーム周期の信号を作成し、この信号をさらに1/2分周す
ることにより、TDMAフレーム周期で上記記憶回路の書込
領域および読出領域を定義する書込読出切替信号104を
出力する。
アドレス制御回路31は、地上系タイミング信号103、書
込読出切替信号104、TDMAフレームタイミング信号105お
よびバーストスタート信号106を入力し、書込読出切替
信号104が書込領域を指示する区間で地上系タイミング
信号103を計数し、チャネルデータ送出要求信号101およ
び地上系チャネル多重データ列102に対応したアドレス
制御信号1101、1102を出力し、また書込読出切替信号10
4がチャネルオンオフ情報記憶回路40およびチャネルデ
ータ記録回路20の読出領域を指示する区間でTDMAフレー
ムタイミング信号105およびバーストスタート信号106を
用いて衛星系タイミングを計数し、チャネルオンオフ情
報記憶回路40およびチャネルデータ記憶回路20の読出し
アドレス指定信号をアドレス制御信号1101、1102として
出力すると同時にラッチタイミング信号107を出力す
る。
込読出切替信号104、TDMAフレームタイミング信号105お
よびバーストスタート信号106を入力し、書込読出切替
信号104が書込領域を指示する区間で地上系タイミング
信号103を計数し、チャネルデータ送出要求信号101およ
び地上系チャネル多重データ列102に対応したアドレス
制御信号1101、1102を出力し、また書込読出切替信号10
4がチャネルオンオフ情報記憶回路40およびチャネルデ
ータ記録回路20の読出領域を指示する区間でTDMAフレー
ムタイミング信号105およびバーストスタート信号106を
用いて衛星系タイミングを計数し、チャネルオンオフ情
報記憶回路40およびチャネルデータ記憶回路20の読出し
アドレス指定信号をアドレス制御信号1101、1102として
出力すると同時にラッチタイミング信号107を出力す
る。
書込制御回路33は、書込読出切替信号104、データ送出
要求信号101およびタイミング信号107を入力し、書込読
出切替信号104がチャネルオンオフ情報記憶回路40およ
びチャネルデータ記憶回路20の書込領域を指示する区間
で地上系チャネル多重データ列102に対応した書込タイ
ミング信号113を出力し、チャネルデータ送出要求信号1
01がチャネルデータ送出要求状態を指示しているタイミ
ングでチャネルオンオフ情報記憶回路40の書込タイミン
グ信号109を出力する。
要求信号101およびタイミング信号107を入力し、書込読
出切替信号104がチャネルオンオフ情報記憶回路40およ
びチャネルデータ記憶回路20の書込領域を指示する区間
で地上系チャネル多重データ列102に対応した書込タイ
ミング信号113を出力し、チャネルデータ送出要求信号1
01がチャネルデータ送出要求状態を指示しているタイミ
ングでチャネルオンオフ情報記憶回路40の書込タイミン
グ信号109を出力する。
また書込読出切替信号104がチャネルオンオフ情報記憶
回路40およびチャネルデータ記憶回路20の読出領域を指
示する区間で、タイミング信号107のタイミングを用い
てチャネルオンオフ情報記憶回路40の書込タイミング信
号109を出力する。すなわち、チャネルオンオフ情報記
憶回路40は、読出領域でアドレス制御信号1101にて指定
されたアドレスの内容を出力信号111として出力し出力
信号111がラッチ回路50にラッチされると同時にこのア
ドレスの内容を書込み指定しクリアする動作となる。
回路40およびチャネルデータ記憶回路20の読出領域を指
示する区間で、タイミング信号107のタイミングを用い
てチャネルオンオフ情報記憶回路40の書込タイミング信
号109を出力する。すなわち、チャネルオンオフ情報記
憶回路40は、読出領域でアドレス制御信号1101にて指定
されたアドレスの内容を出力信号111として出力し出力
信号111がラッチ回路50にラッチされると同時にこのア
ドレスの内容を書込み指定しクリアする動作となる。
第２図は本発明の圧縮バッファ回路の各部の信号のタイ
ムチャートである。
ムチャートである。
以上説明したように、本発明は、呼に対応したバースの
送出制御が実現可能となり、また呼の要求期間、すなわ
ち、送出パケットデータが1TDMAフレーム以下の場合で
もこのチャネルの送出要求状態を検出し、バーストを送
出可能（パケットデータを送出可能）とする優れた効果
がある。
送出制御が実現可能となり、また呼の要求期間、すなわ
ち、送出パケットデータが1TDMAフレーム以下の場合で
もこのチャネルの送出要求状態を検出し、バーストを送
出可能（パケットデータを送出可能）とする優れた効果
がある。
第１図は本発明一実施例圧縮バッファ回路のブロック構
成図。 第２図は本発明の圧縮バッファ回路の各部の信号のタイ
ムチャート。 １〜３……入力端子、４〜７……出力端子、10……アン
ドゲート、20……チャネルデータ記憶回路、30……書込
読出制御回路、31……アドレス制御回路、32……書込読
出切替回路、33……書込制御回路、40……チャネルオン
オフ情報記憶回路、50……ラッチ回路、101……チャネ
ルデータ送出要求信号、102……地上系チャネル多重デ
ータ列、103……地上系タイミング信号、104……書込読
出切替信号、105……TDMAフレームタイミング信号、106
……バーストスタート信号、107……ラッチタイミング
信号、108、111……出力信号、109、113……書込タイミ
ング信号、112……バーストオンオフ制御信号、114……
バースト状データ信号。
成図。 第２図は本発明の圧縮バッファ回路の各部の信号のタイ
ムチャート。 １〜３……入力端子、４〜７……出力端子、10……アン
ドゲート、20……チャネルデータ記憶回路、30……書込
読出制御回路、31……アドレス制御回路、32……書込読
出切替回路、33……書込制御回路、40……チャネルオン
オフ情報記憶回路、50……ラッチ回路、101……チャネ
ルデータ送出要求信号、102……地上系チャネル多重デ
ータ列、103……地上系タイミング信号、104……書込読
出切替信号、105……TDMAフレームタイミング信号、106
……バーストスタート信号、107……ラッチタイミング
信号、108、111……出力信号、109、113……書込タイミ
ング信号、112……バーストオンオフ制御信号、114……
バースト状データ信号。
Claims (1)
- 【請求項１】フレーム構成の地上系データ列をバースト
状信号に変換するために一時記憶するチャネルデータ記
憶回路（20）と、 入力する地上系タイミングおよび衛星系タイミングに基
づいてこのチャネルデータ記憶回路の書込読出制御を行
う書込読出制御回路（30）と を備えた時分割多元接続通信装置の圧縮バッファ回路に
おいて、 入力する上記地上系データ列に対応したチャネルデータ
送出要求信号に基づいてこの信号が存在するチャネルを
記憶するチャネルオンオフ情報記憶手段（40）と、 このチャネルオンオフ情報記憶手段の出力をラッチし、
バーストオンオフ制御信号を出力するラッチ手段（50）
と を備え、 上記書込読出制御回路は、 上記チャネルデータ送出要求信号に基づいて書込制御信
号を上記チャネルオンオフ情報記憶手段に与える書込制
御手段（33の一部）と、 上記ラッチ手段にラッチタイミング信号を与えるラッチ
タイミング制御手段（31の一部）と を含むことを特徴とする圧縮バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11813386A JPH0720077B2 (ja) | 1986-05-22 | 1986-05-22 | 圧縮バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11813386A JPH0720077B2 (ja) | 1986-05-22 | 1986-05-22 | 圧縮バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62274834A JPS62274834A (ja) | 1987-11-28 |
| JPH0720077B2 true JPH0720077B2 (ja) | 1995-03-06 |
Family
ID=14728862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11813386A Expired - Lifetime JPH0720077B2 (ja) | 1986-05-22 | 1986-05-22 | 圧縮バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720077B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414784A (ja) * | 1990-05-08 | 1992-01-20 | Masao Iwanaga | 放電素子、その製造方法および応用装置 |
-
1986
- 1986-05-22 JP JP11813386A patent/JPH0720077B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62274834A (ja) | 1987-11-28 |
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