JPH07201873A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、熱処理を抑制する必要のあるバイポ
ーラトランジスタの製造方法において、不純物を効果的
にゲッタリングできるようにすることを最も主要な特徴
とする。 【構成】たとえば、トレンチアイソレーションを用いる
バイポーラトランジスタの場合、トレンチ形成予定領域
部分に炭素をイオン注入してゲッタリングサイト１７を
形成する。そして、このゲッタリングサイト１７によ
り、半導体基板の表面領域の酸素や金属不純物などをゲ
ッタリングさせる。また、ゲッタリングの後、ゲッタリ
ングサイト１７をエッチングして、過剰な酸素や金属不
純物を含んだ領域を除去する。しかる後、酸素濃度が局
部的に減少された部分へ素子を形成することで、収率性
が高く、安定に製造できるようになっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、たとえば半導体基板
の主表面上に少なくとも１つ以上の素子を含む半導体装
置の製造方法に関するもので、特にバイポーラトランジ
スタの製造などに用いられるものである。

【０００２】

【従来の技術】周知のように、半導体装置が形成される
シリコン（Ｓｉ）基板中には、濃度の制御された酸素が
導入されている。この酸素は、製造工程中の熱処理工程
で酸素析出核を形成し、工程中の不純物汚染に対するゲ
ッタリングサイトとして機能する。

【０００３】しかしながら、その酸素濃度が高い場合に
は結晶欠陥が発生しやすく、基板中の酸素濃度の増加に
ともなって、基板の機械的な強度が減少するなどの問題
があった。

【０００４】特に、トレンチアイソレーションを用いる
場合、トレンチの最下部が酸素を比較的高濃度に含有す
るＳｉ基板中に達する。このため、トレンチのエッジ部
において、トレンチアイソレーションに起因するストレ
スにより結晶欠陥が発生しやすい。

【０００５】そこで、バイポーラ型のデバイスなどにお
いては、このようなＳｉ基板中の酸素濃度の問題もある
ため、基板の主表面上に酸素濃度の低いエピタキシャル
層を形成し、このエピタキシャル層中に半導体素子を形
成するようになっている。

【０００６】この場合、エピタキシャル層の成膜時に、
その層中にＳｉ基板と比較して高濃度の金属不純物が取
り込まれるという欠点があった。

【０００７】また、成膜直後の酸素濃度は低いものの、
半導体製造工程中の熱処理によりＳｉ基板中の酸素がエ
ピタキシャル層中に拡散し、酸素濃度が徐々に高くな
る。素子形成部の酸素濃度が高くなった場合、結晶欠陥
や接合リークなどが発生しやすくなる。

【０００８】さらに、製造工程中にイオン注入などによ
りＳｉ基板中にダメージが与えられた場合などは、その
回復過程（熱処理時）において、ダメージ領域により金
属不純物がゲッタされるため、酸素濃度の増加と同様
に、結晶欠陥の発生や接合リークなどが発生しやすい。

【０００９】これらの対策として、比較的低温での熱処
理と比較的高温での熱処理とを組み合わせ、酸素析出を
制御する手法などが取られてはいるが、デバイスの高速
化とともに接合深さが浅くなるのにともない、熱処理に
よる不純物の再分布、たとえば埋め込み部からの染みだ
しなどが無視できなくなってきている。

【００１０】

【発明が解決しようとする課題】上記したように、従来
においては、高速デバイスなどの熱処理の抑制を必要と
する半導体装置を製造する場合、半導体基板中の不純物
を効果的にゲッタリングできないなどの問題があった。

【００１１】そこで、この発明は、半導体基板中の不純
物濃度を選択的に低減でき、半導体装置を安定で高収率
に製造することが可能な半導体装置の製造方法を提供す
ることを目的としている。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、半
導体基板の主表面上に少なくとも１つ以上の素子を含む
場合において、前記半導体基板の主表面より、前記半導
体基板中にゲッタリング効果をもつ不純物イオンを注入
する工程と、前記不純物イオンの注入後に、熱処理を施
してゲッタリングを行う工程と、前記熱処理の後、少な
くとも前記不純物イオンの注入を行った領域の一部を除
去する工程とからなっている。

【００１３】また、この発明の半導体装置の製造方法に
あっては、半導体基板の主表面上に少なくとも１つ以上
の素子を含む場合において、前記半導体基板の主表面よ
り、前記半導体基板中にゲッタリング効果をもつ不純物
イオンを注入する工程と、前記不純物イオンの注入後
に、熱処理を施してゲッタリングを行う工程と、前記熱
処理の後、少なくとも前記不純物イオンの注入を行った
領域の一部を除去する工程と、しかる後、半導体基板の
主表面上に素子を作り込む工程とからなっている。

【００１４】

【作用】この発明は、上記した手段により、結晶欠陥の
発生などによっていた生成確率の変動を抑制できるよう
になるため、半導体製造工程を安定化することが可能と
なるものである。

【００１５】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。

【００１６】図１〜図２０は、本発明にかかるバイポー
ラトランジスタの製造工程の概略を示すものである。

【００１７】すなわち、このバイポーラトランジスタの
製造に際しては、たとえばＰ型シリコン（Ｓｉ）基板１
０上にＮ⁺ 埋め込み層１１が形成され、その後、エピタ
キシャル層１２の形成が行われる（図１）。

【００１８】上記Ｐ型Ｓｉ基板１０としては、その面方
位が（１００）、ボロン濃度が約２．０×１０¹⁵ｃ
ｍ^-2、酸素濃度が１．５×１０¹⁸ｃｍ^-2程度とされてい
る。

【００１９】上記Ｎ⁺ 埋め込み層１１は、その導入不純
物にアンチモンが用いられ、ピーク濃度が約２．０×１
０¹⁹ｃｍ^-2、拡散深さが約２．０μｍとされている。

【００２０】上記エピタキシャル層１２は、その導入不
純物にリンが用いられ、不純物濃度が約１．５×１０¹⁶
ｃｍ^-2、膜厚が約０．８μｍとされている。

【００２１】次いで、上記のようにして形成された半導
体基板の主表面上に、順に、熱酸化膜１３、ＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
窒化膜１４、ＣＶＤ酸化膜１５が形成された後、さらに
レジスト１６の形成が行われる（図２）。

【００２２】上記熱酸化膜１３は、その膜厚が約５０μ
ｍとされている。

【００２３】上記ＣＶＤ窒化膜１４は、たとえばＬＰ−
ＣＶＤ（減圧ＣＶＤ）法により形成され、その膜厚が約
１００ｎｍとされている。

【００２４】上記ＣＶＤ酸化膜１５は、たとえばＡＰ−
ＣＶＤ（常圧ＣＶＤ）法により形成され、その膜厚が約
８００ｎｍとされている。

【００２５】上記レジスト１６は、その膜厚が約１．５
μｍとされ、後のトレンチ形成予定領域部分に対応し
て、通常のフォトリソグラフィ技術を用いて開口部が設
けられている。

【００２６】次いで、上記レジスト１６の開口部に露出
する上記ＣＶＤ酸化膜１５、上記ＣＶＤ窒化膜１４、お
よび上記熱酸化膜１３がそれぞれ異方性エッチングによ
り順に除去され、しかる後、ゲッタリング用の不純物イ
オンのイオン注入が行われる（図３）。

【００２７】注入イオン種（不純物イオン）としては、
たとえば炭素やボロンなどが考えられるが、本実施例で
は炭素が使用される。

【００２８】ここで、ゲッタリング用の不純物イオンを
注入する際には、十分に高いエネルギを使用する必要が
ある。加速エネルギが低いと、素子形成部の周辺にゲッ
タリングサイトが形成されることになるため、ゲッタリ
ングによって逆に素子形成部の酸素／金属濃度が高くな
り、特性の劣化を招くことになる。

【００２９】炭素の場合、たとえば３００ＫｅＶの加速
エネルギを用いてイオン注入を行うと、不純物イオンの
ピーク深さが約０．６μｍ、半値幅が約０．０８μｍと
なり、表面領域の約０．４μｍの範囲で金属不純物をゲ
ッタリングするのに有効となる。

【００３０】用途にもよるが、これよりも浅いゲッタリ
ングサイトを形成した場合、表面領域の素子形成部への
影響が無視できなくなる。

【００３１】また、本実施例の場合、上記Ｎ⁺ 埋め込み
層１１が主表面より約０．８〜３．８μｍの深さに存在
する。このため、Ｐ型Ｓｉ基板１０からの酸素のゲッタ
リングを行うには、２．５〜４．０μｍ程度の深さに不
純物イオンのピーク深さがくるようにゲッタリングサイ
トを形成するのが望ましい。この場合の加速エネルギ
は、約２．０〜３．０ＭｅＶとなる。

【００３２】そこで、炭素をイオン注入する際の本実施
例での条件は、たとえば加速エネルギが２．３ＭｅＶ
で、その注入量が約１．０×１０¹⁴ｃｍ^-2とされてい
る。

【００３３】なお、本実施例においては、炭素のイオン
注入と同時に、コレクタ取り出し用のＮ⁺ 拡散層を形成
するためのリンのイオン注入が行われる。

【００３４】リンのイオン注入は、たとえば２つの条件
によりそれぞれ行われるようになっており、その条件の
１つは、加速エネルギが約３００ＫｅＶで、その注入量
が約１．０×１０¹⁴ｃｍ^-2とされ、他の条件は、加速エ
ネルギが約５０ＫｅＶで、その注入量が約１．０×１０
¹⁵ｃｍ^-2とされている。

【００３５】ちなみに、ボロンをゲッタリング用の不純
物イオンとして使用する場合には、さらに加えて、以下
の点に留意することが必要となる。

【００３６】たとえば、浅い領域にゲッタリングサイト
を形成しようとすると、ボロンの自己拡散により素子形
成部の不純物濃度を制御するのが困難となる。

【００３７】また、ゲッタリングサイトに形成される結
晶欠陥が素子形成部にまで達することがあるため、ゲッ
タリングのための熱処理などに微妙な調整を必要とす
る。

【００３８】さらには、ゲッタリング効果が炭素よりも
劣る。

【００３９】イオン注入が終了すると、次いで、レジス
ト１６が除去されるとともに、ゲッタリング用の熱処理
が施され、これによりゲッタリングサイト１７およびＮ
⁺ 拡散層１８の形成が行われる（図４）。

【００４０】ゲッタリング用の熱処理は、ゲッタリング
用の不純物イオンにより形成されるゲッタリングサイ
ト、つまり結晶欠陥の大きさとゲッタリング効果とを決
定する上で、大きな要素となる。

【００４１】この熱処理では、約７００〜１０００℃の
領域で核生成が行われるため、通常の電気炉アニールの
場合、ウェハのセット位置などの違いにより大きなばら
つきが生じる。

【００４２】また、この温度領域での滞在時間が長すぎ
ると巨大な結晶欠陥が発生し、素子形成部に多量の結晶
欠陥が残存することになるため、逆に結晶性が劣化され
てしまう。

【００４３】すなわち、ゲッタリング用の熱処理におい
て肝要なことは、上記温度領域でのアニール時間の制御
と高温中での滞在時間の調整、つまり核生成量と形成さ
れた結晶欠陥の回復程度の調整である。

【００４４】一般には、結晶欠陥の回復過程において、
欠陥部から多量の空格子が基板中に放出され、これとと
もに欠陥部により不純物がゲッタリングされる。

【００４５】本実施例の場合、ゲッタリング用の熱処理
を２段階に分けて行うようになっている。

【００４６】たとえば、第１段階は、ＲＴＰ（Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）装置を用いた高
温／短時間ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）であり、第２段階は、通常の電気炉を用いた
ＦＡ（Ｆｕｒｎａｃｅ Ａｎｎｅａｌ）である。

【００４７】上記のＲＴＡは、枚葉処理で加熱のランプ
レートおよび処理時間などを精密に制御することが可能
であるため、このような処理に最適である。

【００４８】また、ＦＡは、上記のＲＴＡで生成された
結晶欠陥を長時間かけて回復させるのに適している。

【００４９】なお、実際には、Ｎ⁺ 埋め込み層１１の不
純物の再分布を考慮して適当な処理温度と処理時間とを
設定する必要がある。

【００５０】そこで、本実施例の場合には、ＲＴＡのラ
ンプレートが約５０℃／ｓ、処理温度が約１１５０℃、
処理時間が約２０ｓとされている。

【００５１】また、ＦＡは、処理温度が約１０００℃、
処理時間が約６０ｍｉｎとされている。

【００５２】次いで、上記ＣＶＤ酸化膜１５をマスク
に、異方性エッチングなどによって半導体基板の一部が
除去されて、トレンチ部１９の形成が行われる（図
５）。

【００５３】また、上記ＣＶＤ酸化膜１５が除去される
とともに、形成されたトレンチ部１９の周囲に熱酸化膜
２０の形成が行われる。

【００５４】上記トレンチ部１９は、そのエッチング深
さが約５．０μｍとされている。

【００５５】このトレンチ部１９を形成する際、上記ゲ
ッタリングサイト１７の大部分は同時に除去されるた
め、後工程でのゲッタリングサイト１７からの逆汚染を
防止することができる。

【００５６】すなわち、トレンチアイソレーションを用
いる半導体装置においては、トレンチ形成予定の領域部
分に炭素のイオン注入などを行い、そのイオン注入領域
に熱処理によって酸素や金属不純物などをゲッタリング
させる。これにより、半導体基板中、特に表面領域の酸
素濃度や金属不純物濃度を局部的に制御できるため、素
子形成部での酸素濃度を局部的に減少し得る。

【００５７】したがって、ゲッタリングの後、ゲッタリ
ングサイト１７をＲＩＥ（反応性イオン・エッチング）
などによりエッチングして、過剰な酸素や金属不純物を
含んだ領域を除去し、その部分に素子分離部を形成する
ことで、ゲッタリングサイト１７からの逆汚染を防止し
つつ、酸素濃度が局部的に減少された部分への素子の形
成が可能となる。

【００５８】このように、熱処理を抑制する必要のある
デバイスなどにおいては、不純物を効果的にゲッタリン
グできるようになる。

【００５９】さて、素子を形成する場合は、まず、上記
トレンチ部１９を含む半導体基板の主表面上に、たとえ
ば厚さ２μｍのポリシリコン膜２１が形成される（図
６）。

【００６０】次いで、形成されたポリシリコン膜２１の
不要な部分が、たとえばメカノケミカルエッチにより除
去され、上記トレンチ部１９内にのみポリシリコン２１
ａが残存されて素子分離部が形成される（図７）。

【００６１】次いで、半導体基板の主表面上の、素子形
成部の上にレジスト・ブロック２２が形成される（図
８）。

【００６２】本実施例の場合には、バイポーラトランジ
スタのベース・エミッタ部とコレクタ部に対してのみ、
レジスト・ブロック２２の形成が行われる。

【００６３】次いで、レジスト・ブロック２２をマスク
にして、異方性エッチングなどにより半導体基板の主表
面が０．８μｍほどエッチングされてリセス部が形成さ
れ、しかる後、そのリセス部上が１００ｎｍほど酸化さ
れて酸化膜２３が形成される（図９）。

【００６４】次いで、上記レジスト・ブロック２２が除
去された後、半導体基板の主表面上に、たとえば厚さ
１．５μｍのポリシリコン膜２４の堆積が行われる（図
１０）。

【００６５】次いで、形成されたポリシリコン膜２４の
不要な部分が、たとえばメカノケミカルエッチにより除
去され、上記リセス部内にのみポリシリコン２４ａが残
存される（図１１）。

【００６６】次いで、リセス部に埋め込まれたポリシリ
コン膜２４ａの表面が、０．３μｍほど熱酸化されて熱
酸化膜２５が形成される（図１２）。

【００６７】次いで、素子形成部のＣＶＤ窒化膜１４お
よび熱酸化膜１３が順に除去され、素子部のエピタキシ
ャル層１２が露出された後、ベース電極用のポリシリコ
ン膜２６とＣＶＤ酸化膜２７とが、それぞれ３００ｎｍ
ほどの厚さで順に形成される（図１３）。

【００６８】なお、上記ポリシリコン膜２６は、たとえ
ば成膜時または成膜後にボロンが導入され、Ｐ型に設定
される。

【００６９】次いで、形成された上記ＣＶＤ酸化膜２７
およびポリシリコン膜２６の不要な部分が除去されてベ
ース電極２８が形成された後、内部ベース形成用のボロ
ンのイオン注入が行われる（図１４）。

【００７０】次いで、半導体基板の主表面上に、たとえ
ば厚さ２００ｎｍのＣＶＤ酸化膜が形成された後、異方
性エッチングが施されることにより、ベース電極２８の
側壁に酸化膜サイドウォール２９が形成される（図１
５）。

【００７１】次いで、半導体基板の主表面上に、たとえ
ば厚さ３００ｎｍのエミッタポリシリコン膜３０が形成
される（図１６）。

【００７２】なお、このエミッタポリシリコン膜３０
は、たとえば成膜時または成膜後にヒ素が導入され、Ｎ
型に設定される。

【００７３】次いで、形成されたエミッタポリシリコン
膜３０の不要な部分が選択的に除去される（図１７）。

【００７４】次いで、半導体基板の主表面上にＣＶＤ酸
化膜３１が形成された後、熱処理が施されてベース・エ
ミッタの活性化が行われる（図１８）。

【００７５】次いで、形成された上記ＣＶＤ酸化膜３１
に、エミッタ，ベース，コレクタ電極形成用の開口３２
ａ，３２ｂ，３２ｃが形成される（図１９）。

【００７６】最後に、半導体基板の主表面上にアルミニ
ウム（Ａｌ）などの電極材料が堆積され、不要な部分が
除去されることにより、エミッタ用電極３３ａ，ベース
用電極３３ｂ，コレクタ用電極３３ｃがそれぞれ形成さ
れる（図２０）。

【００７７】このようにして、後工程でのゲッタリング
サイト１７からの逆汚染を防止しつつ、酸素濃度が局部
的に減少された部分への素子の形成により、安定で収率
性の高いバイポーラトランジスタが得られる。

【００７８】すなわち、本実施例によれば、エピタキシ
ャル層１２および基板界面領域での酸素濃度を制御でき
るようになるため、エピタキシャル層１２中への酸素拡
散を減少でき、結晶欠陥や接合リークの発生を抑制する
ことが可能である。

【００７９】また、エピタキシャル層１２および基板界
面領域での酸素濃度を制御できるようになるため、トレ
ンチ部１９の周辺での酸素濃度の減少が可能となり、機
械的強度の増加にともなって、トレンチ部１９での欠陥
の発生を抑制できるようになる。

【００８０】さらに、エピタキシャル層１２中の金属不
純物による汚染を制御できるようになるため、そこでの
結晶欠陥や接合リークの発生を抑制することができる。

【００８１】上記したように、結晶欠陥の発生などによ
っていた生成確率の変動を抑制できるようにしている。

【００８２】すなわち、半導体製造工程の比較的初期の
段階で、エピタキシャル層直下付近の半導体基板中にお
ける酸素濃度を選択的に低減できるようにしている。こ
れにより、半導体基板上の素子形成部での酸素濃度を局
部的に制御できるようになるため、半導体製造工程を安
定化することが可能となる。したがって、結晶欠陥や接
合リークなどの発生を抑制し得るとともに、埋め込み部
からの染みだしなどを生じることなく、安定で高収率に
バイポーラトランジスタを製造できるようになるもので
ある。

【００８３】なお、上記実施例においては、バイポーラ
トランジスタを例に説明したが、これに限らず、たとえ
ば上記構造以外の各種の半導体装置の製造に適用でき
る。

【００８４】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。

【００８５】

【発明の効果】以上、詳述したようにこの発明によれ
ば、半導体基板中の不純物濃度を選択的に低減でき、半
導体装置を安定で高収率に製造することが可能な半導体
装置の製造方法を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例にかかるバイポーラトラン
ジスタの製造工程の概略を示す断面図。

【図２】同じく、バイポーラトランジスタの製造工程の
概略を示す断面図。

【図３】同じく、バイポーラトランジスタの製造工程の
概略を示す断面図。

【図４】同じく、バイポーラトランジスタの製造工程の
概略を示す断面図。

【図５】同じく、バイポーラトランジスタの製造工程の
概略を示す断面図。

【図６】同じく、バイポーラトランジスタの製造工程の
概略を示す断面図。

【図７】同じく、バイポーラトランジスタの製造工程の
概略を示す断面図。

【図８】同じく、バイポーラトランジスタの製造工程の
概略を示す断面図。

【図９】同じく、バイポーラトランジスタの製造工程の
概略を示す断面図。

【図１０】同じく、バイポーラトランジスタの製造工程
の概略を示す断面図。

【図１１】同じく、バイポーラトランジスタの製造工程
の概略を示す断面図。

【図１２】同じく、バイポーラトランジスタの製造工程
の概略を示す断面図。

【図１３】同じく、バイポーラトランジスタの製造工程
の概略を示す断面図。

【図１４】同じく、バイポーラトランジスタの製造工程
の概略を示す断面図。

【図１５】同じく、バイポーラトランジスタの製造工程
の概略を示す断面図。

【図１６】同じく、バイポーラトランジスタの製造工程
の概略を示す断面図。

【図１７】同じく、バイポーラトランジスタの製造工程
の概略を示す断面図。

【図１８】同じく、バイポーラトランジスタの製造工程
の概略を示す断面図。

【図１９】同じく、バイポーラトランジスタの製造工程
の概略を示す断面図。

【図２０】同じく、バイポーラトランジスタの製造工程
の概略を示す断面図。

【符号の説明】

１０…Ｐ型Ｓｉ基板、１１…Ｎ⁺ 埋め込み層、１２…エ
ピタキシャル層、１３，２０，２５…熱酸化膜、１４…
ＣＶＤ窒化膜、１５，２７，３１…ＣＶＤ酸化膜、１６
…レジスト、１７…ゲッタリングサイト、１８…Ｎ⁺ 拡
散層、１９…トレンチ部、２１，２４，２６…ポリシリ
コン膜、２２…レジスト・ブロック、２３…酸化膜、２
８…ベース電極、２９…酸化膜サイドウォール、３０…
エミッタポリシリコン膜、３３ａ…エミッタ用電極、３
３ｂ…ベース用電極、３３ｃ…コレクタ用電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主表面上に少なくとも１つ
   以上の素子を含む半導体装置の製造方法において、 前記半導体基板の主表面より、前記半導体基板中にゲッ
   タリング効果をもつ不純物イオンを注入する工程と、 前記不純物イオンの注入後に、熱処理を施してゲッタリ
   ングを行う工程と、 前記熱処理の後、少なくとも前記不純物イオンの注入を
   行った領域の一部を除去する工程とからなることを特徴
   とする半導体装置の製造方法。
2. 【請求項２】 前記不純物イオンは、炭素あるいはボロ
   ンが用いられることを特徴とする請求項１に記載の半導
   体装置の製造方法。
3. 【請求項３】 前記不純物イオンは、少なくとも３００
   ＫｅＶ以上の加速エネルギを用いて注入されることを特
   徴とする請求項１に記載の半導体装置の製造方法。
4. 【請求項４】 半導体基板の主表面上に少なくとも１つ
   以上の素子を含む半導体装置の製造方法において、 前記半導体基板の主表面より、前記半導体基板中にゲッ
   タリング効果をもつ不純物イオンを注入する工程と、 前記不純物イオンの注入後に、熱処理を施してゲッタリ
   ングを行う工程と、 前記熱処理の後、少なくとも前記不純物イオンの注入を
   行った領域の一部を除去する工程と、 しかる後、半導体基板の主表面上に素子を作り込む工程
   とからなることを特徴とする半導体装置の製造方法。