JPH07202034A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents
半導体不揮発性記憶装置およびその製造方法Info
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- JPH07202034A JPH07202034A JP5335800A JP33580093A JPH07202034A JP H07202034 A JPH07202034 A JP H07202034A JP 5335800 A JP5335800 A JP 5335800A JP 33580093 A JP33580093 A JP 33580093A JP H07202034 A JPH07202034 A JP H07202034A
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Abstract
(57)【要約】
【目的】装置の大型化を防止でき、高集積化を図れるこ
とはもとより、高耐圧素子分離を実現できる半導体不揮
発性記憶装置およびその製造方法を提供する。 【構成】フローティングゲート４の加工時に、フローテ
ィングゲート４間のフィールド酸化膜２上に、フローテ
ィングゲート用の導電材料である第１ポリシリコン層を
シールド電極７として残し、コントロールゲート６とフ
ィールド酸化膜２とをこのシールド電極７でシールドす
るように構成する。そして、シールド電極７に対して、
基板と同電位、あるいは寄生トランジスタが発生しない
ような電圧を印加することにより、高耐圧素子分離を実
現できる。
とはもとより、高耐圧素子分離を実現できる半導体不揮
発性記憶装置およびその製造方法を提供する。 【構成】フローティングゲート４の加工時に、フローテ
ィングゲート４間のフィールド酸化膜２上に、フローテ
ィングゲート用の導電材料である第１ポリシリコン層を
シールド電極７として残し、コントロールゲート６とフ
ィールド酸化膜２とをこのシールド電極７でシールドす
るように構成する。そして、シールド電極７に対して、
基板と同電位、あるいは寄生トランジスタが発生しない
ような電圧を印加することにより、高耐圧素子分離を実
現できる。
Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
型半導体不揮発性記憶装置およびその製造方法に関する
ものである。
型半導体不揮発性記憶装置およびその製造方法に関する
ものである。
【０００２】
【従来の技術】図５は、一般的なフローティングゲート
型不揮発性メモリ素子の構造を示す断面図である。図５
において、１はＰ型半導体基板、２はフィールド酸化
膜、３は第１ゲート絶縁膜、４はフローティングゲー
ト、５は第２ゲート絶縁膜、６はコントロールゲートを
それぞれ示している。
型不揮発性メモリ素子の構造を示す断面図である。図５
において、１はＰ型半導体基板、２はフィールド酸化
膜、３は第１ゲート絶縁膜、４はフローティングゲー
ト、５は第２ゲート絶縁膜、６はコントロールゲートを
それぞれ示している。
【０００３】図５に示すように、フローティングゲート
型不揮発性メモリ素子は、一般的に、フローティングゲ
ート４およびコントロールゲート６を有する各メモリ素
子が、通常型トランジスタ同様、素子間にあるフィール
ド酸化膜２によって素子分離されている。
型不揮発性メモリ素子は、一般的に、フローティングゲ
ート４およびコントロールゲート６を有する各メモリ素
子が、通常型トランジスタ同様、素子間にあるフィール
ド酸化膜２によって素子分離されている。
【０００４】
【発明が解決しようとする課題】ところで、上述したフ
ローティングゲート型不揮発性メモリにおいては、コン
トロールゲートに１０〜２０Ｖの高電圧を印加する必要
があるために、素子間の寄生トランジスタの発生を抑制
する必要がある。その対策としては、フィールド酸化膜
厚を大幅に厚くするとか、いわゆるチャネルストッパの
濃度を高く設定するなどの方法がとられている。
ローティングゲート型不揮発性メモリにおいては、コン
トロールゲートに１０〜２０Ｖの高電圧を印加する必要
があるために、素子間の寄生トランジスタの発生を抑制
する必要がある。その対策としては、フィールド酸化膜
厚を大幅に厚くするとか、いわゆるチャネルストッパの
濃度を高く設定するなどの方法がとられている。
【０００５】しかしながら、フィールド酸化膜厚を大幅
に厚くすると高集積化の妨げとなり、装置の大型化を招
く。また、チャネルストッパの濃度を高く設定するため
には、チャネルストップイオン注入を大ドーズ量で行わ
なければならないが、その結果、高圧部分の耐圧が下が
るなどの問題がある。
に厚くすると高集積化の妨げとなり、装置の大型化を招
く。また、チャネルストッパの濃度を高く設定するため
には、チャネルストップイオン注入を大ドーズ量で行わ
なければならないが、その結果、高圧部分の耐圧が下が
るなどの問題がある。
【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、装置の大型化を防止でき、高集
積化を図れることはもとより、高耐圧素子分離を実現で
きる半導体不揮発性記憶装置を提供することにある。
のであり、その目的は、装置の大型化を防止でき、高集
積化を図れることはもとより、高耐圧素子分離を実現で
きる半導体不揮発性記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のフローティングゲートを有する半導体不揮
発性記憶装置は、素子間分離絶縁膜上に、シールド電極
が形成されている。
め、本発明のフローティングゲートを有する半導体不揮
発性記憶装置は、素子間分離絶縁膜上に、シールド電極
が形成されている。
【０００８】また、本発明の半導体不揮発性記憶装置で
は、上記シールド電極が、フローティングゲートと同層
の導電材料により形成されている。
は、上記シールド電極が、フローティングゲートと同層
の導電材料により形成されている。
【０００９】本発明のフローティングゲートを有する半
導体不揮発性記憶装置の製造方法では、素子間分離絶縁
膜および第１ゲート絶縁膜を形成後に、これら素子間分
離絶縁膜および第１ゲート絶縁膜上にフローティングゲ
ート用導電層を積層し、各メモリセルの応じたフローテ
ィングゲートの分離加工を行うと同時に、上記素子間分
離絶縁膜上の所定領域にフローティングゲート用導電層
を残存させ、上記フローティングゲート、素子間分離絶
縁膜および素子間分離絶縁膜上に残存させた導電層上に
第２ゲート絶縁膜を形成し、上記第２ゲート絶縁膜上に
コントロールゲート用導電層を積層する。
導体不揮発性記憶装置の製造方法では、素子間分離絶縁
膜および第１ゲート絶縁膜を形成後に、これら素子間分
離絶縁膜および第１ゲート絶縁膜上にフローティングゲ
ート用導電層を積層し、各メモリセルの応じたフローテ
ィングゲートの分離加工を行うと同時に、上記素子間分
離絶縁膜上の所定領域にフローティングゲート用導電層
を残存させ、上記フローティングゲート、素子間分離絶
縁膜および素子間分離絶縁膜上に残存させた導電層上に
第２ゲート絶縁膜を形成し、上記第２ゲート絶縁膜上に
コントロールゲート用導電層を積層する。
【００１０】また、本発明のフローティングゲートを有
する半導体不揮発性記憶装置の製造方法では、素子間分
離絶縁膜および第１ゲート絶縁膜を形成後に、これら素
子間分離絶縁膜および第１ゲート絶縁膜上にフローティ
ングゲート用導電層を積層し、各メモリセルに応じたフ
ローティングゲートの分離加工を行い、フローティング
ゲートおよび素子間分離絶縁膜上にゲート用絶縁膜を形
成した後、ゲート用絶縁膜上にシールド電極用導電層を
積層し、積層したシールド電極用導電層上にレジストを
積層してエッチバックを行い、上記素子間分離絶縁膜上
におけるシールド電極用導電層上の所定領域にレジスト
を残存させた後、エッチングを行いセルフアラインによ
り上記素子間分離絶縁膜上の所定領域にシールド電極用
導電層を残存させ、上記ゲート用絶縁膜、素子間分離絶
縁膜および素子間分離絶縁膜上に残存させたシールド電
極用導電層上に絶縁膜を形成して、第２ゲート絶縁膜を
形成すると同時に、シールド電極用導電層を絶縁膜で覆
った後、これら絶縁膜上にコントロールゲート用導電層
を積層する。
する半導体不揮発性記憶装置の製造方法では、素子間分
離絶縁膜および第１ゲート絶縁膜を形成後に、これら素
子間分離絶縁膜および第１ゲート絶縁膜上にフローティ
ングゲート用導電層を積層し、各メモリセルに応じたフ
ローティングゲートの分離加工を行い、フローティング
ゲートおよび素子間分離絶縁膜上にゲート用絶縁膜を形
成した後、ゲート用絶縁膜上にシールド電極用導電層を
積層し、積層したシールド電極用導電層上にレジストを
積層してエッチバックを行い、上記素子間分離絶縁膜上
におけるシールド電極用導電層上の所定領域にレジスト
を残存させた後、エッチングを行いセルフアラインによ
り上記素子間分離絶縁膜上の所定領域にシールド電極用
導電層を残存させ、上記ゲート用絶縁膜、素子間分離絶
縁膜および素子間分離絶縁膜上に残存させたシールド電
極用導電層上に絶縁膜を形成して、第２ゲート絶縁膜を
形成すると同時に、シールド電極用導電層を絶縁膜で覆
った後、これら絶縁膜上にコントロールゲート用導電層
を積層する。
【００１１】
【作用】本発明の半導体不揮発性記憶装置によれば、素
子間分離絶縁膜上に形成されたシールド電極に対して、
基板と同電位または寄生トランジスタが発生しないよう
な電圧を印加することにより、高耐圧素子間分離が実現
される。
子間分離絶縁膜上に形成されたシールド電極に対して、
基板と同電位または寄生トランジスタが発生しないよう
な電圧を印加することにより、高耐圧素子間分離が実現
される。
【００１２】本発明の半導体不揮発性記憶装置の製造方
法によれば、基板上に素子間分離絶縁膜および第１ゲー
ト絶縁膜が形成された後に、これら素子間分離絶縁膜お
よび第１ゲート絶縁膜上にフローティングゲート用導電
層が積層される。次に、各メモリセルに応じたフローテ
ィングゲートの分離加工が行われる。このとき、素子間
分離絶縁膜上の所定領域には、シールド電極となるフロ
ーティングゲート用導電層が残される。次いで、フロー
ティングゲート、素子間分離絶縁膜および素子間分離絶
縁膜上に残存させた導電層上に第２ゲート絶縁膜が形成
された後、第２ゲート絶縁膜上にコントロールゲート用
導電層が積層される。
法によれば、基板上に素子間分離絶縁膜および第１ゲー
ト絶縁膜が形成された後に、これら素子間分離絶縁膜お
よび第１ゲート絶縁膜上にフローティングゲート用導電
層が積層される。次に、各メモリセルに応じたフローテ
ィングゲートの分離加工が行われる。このとき、素子間
分離絶縁膜上の所定領域には、シールド電極となるフロ
ーティングゲート用導電層が残される。次いで、フロー
ティングゲート、素子間分離絶縁膜および素子間分離絶
縁膜上に残存させた導電層上に第２ゲート絶縁膜が形成
された後、第２ゲート絶縁膜上にコントロールゲート用
導電層が積層される。
【００１３】また、本発明の半導体不揮発性記憶装置の
製造方法によれば、基板上に素子間分離絶縁膜および第
１ゲート絶縁膜が形成された後に、これら素子間分離絶
縁膜および第１ゲート絶縁膜上にフローティングゲート
用導電層が積層される。次に、各メモリセルに応じたフ
ローティングゲートの分離加工が行われる。次いで、フ
ローティングゲートおよび素子間分離絶縁膜上にゲート
用絶縁膜が形成された後、ゲート用絶縁膜上にシールド
電極用導電層が積層される。次に、積層されたシールド
電極用導電層上にレジストが積層されてエッチバックが
行われ、素子間分離絶縁膜上におけるシールド電極用導
電層上の所定領域にレジストが残される。そして、エッ
チングを行いセルフアラインにより素子間分離絶縁膜上
の所定領域にシールド電極用導電層が残される。次に、
ゲート用絶縁膜、素子間分離絶縁膜および素子間分離絶
縁膜上に残存させたシールド電極用導電層上に絶縁膜が
積層され、第２ゲート絶縁膜が形成されると同時に、シ
ールド電極用導電層が絶縁膜で覆われた後、これら絶縁
膜上にコントロールゲート用導電層が積層される。
製造方法によれば、基板上に素子間分離絶縁膜および第
１ゲート絶縁膜が形成された後に、これら素子間分離絶
縁膜および第１ゲート絶縁膜上にフローティングゲート
用導電層が積層される。次に、各メモリセルに応じたフ
ローティングゲートの分離加工が行われる。次いで、フ
ローティングゲートおよび素子間分離絶縁膜上にゲート
用絶縁膜が形成された後、ゲート用絶縁膜上にシールド
電極用導電層が積層される。次に、積層されたシールド
電極用導電層上にレジストが積層されてエッチバックが
行われ、素子間分離絶縁膜上におけるシールド電極用導
電層上の所定領域にレジストが残される。そして、エッ
チングを行いセルフアラインにより素子間分離絶縁膜上
の所定領域にシールド電極用導電層が残される。次に、
ゲート用絶縁膜、素子間分離絶縁膜および素子間分離絶
縁膜上に残存させたシールド電極用導電層上に絶縁膜が
積層され、第２ゲート絶縁膜が形成されると同時に、シ
ールド電極用導電層が絶縁膜で覆われた後、これら絶縁
膜上にコントロールゲート用導電層が積層される。
【００１４】
【実施例】図１は、本発明に係る不揮発性メモリの一実
施例を示す断面図であって、従来例を示す図５と同一構
成部分は同一符号をもって表す。すなわち、１はＰ型半
導体基板、２は素子間分離絶縁膜としてのフィールド酸
化膜、３は第１ゲート絶縁膜、４はフローティングゲー
ト、５は第２ゲート絶縁膜、６はコントロールゲート、
７はシールド電極をそれぞれ示している。
施例を示す断面図であって、従来例を示す図５と同一構
成部分は同一符号をもって表す。すなわち、１はＰ型半
導体基板、２は素子間分離絶縁膜としてのフィールド酸
化膜、３は第１ゲート絶縁膜、４はフローティングゲー
ト、５は第２ゲート絶縁膜、６はコントロールゲート、
７はシールド電極をそれぞれ示している。
【００１５】本不揮発性メモリは、フローティングゲー
ト４およびシールド電極７が同層の第１ポリシリコン層
により形成され、コントロールゲート６は第２ポリシリ
コン層により形成されている。すなわち、フローティン
グゲートの加工時に、フローティングゲート間のフィー
ルド酸化膜２上に、フローティングゲート用の導電材料
であるポリシリコンをシールド電極として残し、コント
ロールゲート６とフィールド酸化膜２とをシールド電極
７でシールドして、このシールド電極７を基板１と同電
位とするこにより、コントロールゲート６に高電圧が印
加されても、寄生トランジスタが生じないように構成さ
れている。
ト４およびシールド電極７が同層の第１ポリシリコン層
により形成され、コントロールゲート６は第２ポリシリ
コン層により形成されている。すなわち、フローティン
グゲートの加工時に、フローティングゲート間のフィー
ルド酸化膜２上に、フローティングゲート用の導電材料
であるポリシリコンをシールド電極として残し、コント
ロールゲート６とフィールド酸化膜２とをシールド電極
７でシールドして、このシールド電極７を基板１と同電
位とするこにより、コントロールゲート６に高電圧が印
加されても、寄生トランジスタが生じないように構成さ
れている。
【００１６】次に、図１の不揮発性メモリの製造方法
を、図２を参照しながら説明する。まず、図２（Ａ）に
示すように、通常の方法に従い、Ｐ型半導体基板１上に
フィールド酸化膜２を４００ｎｍの厚さに形成した後、
Ｂ+ を３０ｋｅＶ、１×１０13ｃｍ-2でフィールド酸化
膜２にイオン注入する。次に、熱酸化処理して厚さ１０
ｎｍの酸化膜からなる第１ゲート絶縁膜３を形成する。
次いで、フローティングゲート用の第１ポリシリコン層
POLY1 を、フィールド酸化膜２および第１ゲート絶縁膜
３上に１００ｎｍ堆積する。
を、図２を参照しながら説明する。まず、図２（Ａ）に
示すように、通常の方法に従い、Ｐ型半導体基板１上に
フィールド酸化膜２を４００ｎｍの厚さに形成した後、
Ｂ+ を３０ｋｅＶ、１×１０13ｃｍ-2でフィールド酸化
膜２にイオン注入する。次に、熱酸化処理して厚さ１０
ｎｍの酸化膜からなる第１ゲート絶縁膜３を形成する。
次いで、フローティングゲート用の第１ポリシリコン層
POLY1 を、フィールド酸化膜２および第１ゲート絶縁膜
３上に１００ｎｍ堆積する。
【００１７】次に、通常の方法と同様、第１ポリシリコ
ン層POLY1 の加工、すなわちフローティングゲートの加
工を行うが、図２（Ｂ）に示すように、同時にフィール
ド酸化膜２上にシールド電極用の第１ポリシリコン層PO
LY1-7 を残す。
ン層POLY1 の加工、すなわちフローティングゲートの加
工を行うが、図２（Ｂ）に示すように、同時にフィール
ド酸化膜２上にシールド電極用の第１ポリシリコン層PO
LY1-7 を残す。
【００１８】次に、図２（Ｃ）に示すように、通常の方
法に従い、フィールド酸化膜２、第１ポリシリコン層PO
LY1-4 およびPOLY1-7 上に、熱酸化処理により厚さ２５
ｎｍの酸化膜からなる第２ゲート絶縁膜５を形成する。
次に、第２ゲート絶縁膜５上に、第２ポリシリコン層PO
LY2 を１００ｎｍ堆積した後、第２ポリシリコン層POLY
2 の加工、すなわちコントロールゲートの加工を行う。
法に従い、フィールド酸化膜２、第１ポリシリコン層PO
LY1-4 およびPOLY1-7 上に、熱酸化処理により厚さ２５
ｎｍの酸化膜からなる第２ゲート絶縁膜５を形成する。
次に、第２ゲート絶縁膜５上に、第２ポリシリコン層PO
LY2 を１００ｎｍ堆積した後、第２ポリシリコン層POLY
2 の加工、すなわちコントロールゲートの加工を行う。
【００１９】その後、ソースドレインイオン注入、Ｓｉ
Ｏ2 やＰＳＧからなる層間絶縁膜７の形成、アルミ配線
８の形成工程を経て、図２（Ｄ）に示すような所望の構
造ができあがる。
Ｏ2 やＰＳＧからなる層間絶縁膜７の形成、アルミ配線
８の形成工程を経て、図２（Ｄ）に示すような所望の構
造ができあがる。
【００２０】このような構造において、上述したよう
に、シールド電圧は基板と同電位に設定することによ
り、あるいは寄生トランジスタが生じないような電圧を
印加しておくことにより、コントロールゲート６への電
圧印加時の寄生トランジスタの発生が防止される。
に、シールド電圧は基板と同電位に設定することによ
り、あるいは寄生トランジスタが生じないような電圧を
印加しておくことにより、コントロールゲート６への電
圧印加時の寄生トランジスタの発生が防止される。
【００２１】以上説明したように、本実施例によれば、
フローティングゲート４の加工時に、フローティングゲ
ート４間のフィールド酸化膜２上に、フローティングゲ
ート用の導電材料である第１ポリシリコン層をシールド
電極７として残し、コントロールゲート６とフィールド
酸化膜２とをこのシールド電極７でシールドするように
構成したので、従来のように、フィールド酸化膜を大幅
に厚くし、あるいはチャネルストップイオン注入を大ド
ーズ量で行うことなく寄生トランジスタの発生を防止で
きる。その結果、装置の大型化を防止でき、高集積化を
図れることはもとより、高耐圧素子分離を実現できる。
フローティングゲート４の加工時に、フローティングゲ
ート４間のフィールド酸化膜２上に、フローティングゲ
ート用の導電材料である第１ポリシリコン層をシールド
電極７として残し、コントロールゲート６とフィールド
酸化膜２とをこのシールド電極７でシールドするように
構成したので、従来のように、フィールド酸化膜を大幅
に厚くし、あるいはチャネルストップイオン注入を大ド
ーズ量で行うことなく寄生トランジスタの発生を防止で
きる。その結果、装置の大型化を防止でき、高集積化を
図れることはもとより、高耐圧素子分離を実現できる。
【００２２】なお、上述の例では、フローティングゲー
ト４加工時に、フローティングゲート４間のフィールド
酸化膜２上に、フローティングゲート用の導伝材料をシ
ールド電極７として残す製造方法について説明したが、
これに限定されるものではなく、たとえばセルフアライ
ンによる手法に基づいても製造できる。以下に、その方
法について図３および図４を参照しながら説明する。
ト４加工時に、フローティングゲート４間のフィールド
酸化膜２上に、フローティングゲート用の導伝材料をシ
ールド電極７として残す製造方法について説明したが、
これに限定されるものではなく、たとえばセルフアライ
ンによる手法に基づいても製造できる。以下に、その方
法について図３および図４を参照しながら説明する。
【００２３】まず、第１ポリシリコン層POLY1 の製造工
程までは図２の場合と同様の工程により行われる。その
後、従来の方法と同様、図３（Ａ）に示すように、第１
ポリシリコン層POLY1 の加工、すなわちフローティング
ゲートの加工を行う。
程までは図２の場合と同様の工程により行われる。その
後、従来の方法と同様、図３（Ａ）に示すように、第１
ポリシリコン層POLY1 の加工、すなわちフローティング
ゲートの加工を行う。
【００２４】次に、図３（Ｂ）に示すように、通常の方
法に従い、フィールド酸化膜２、および第１ポリシリコ
ン層POLY1-4 上に、熱酸化処理により、第２ゲート絶縁
膜５となる、たとえば厚さ１５ｎｍの酸化膜からなる第
２ゲート絶縁膜５を形成する。
法に従い、フィールド酸化膜２、および第１ポリシリコ
ン層POLY1-4 上に、熱酸化処理により、第２ゲート絶縁
膜５となる、たとえば厚さ１５ｎｍの酸化膜からなる第
２ゲート絶縁膜５を形成する。
【００２５】次に、図３（Ｃ）に示すように、第２ゲー
ト絶縁膜５上に、第２ポリシリコン層POLY2 を１００ｎ
ｍ堆積した後、第２ポリシリコン層POLY2 上に、たとえ
ばスピンコートによりレジストＲＰを積層する。
ト絶縁膜５上に、第２ポリシリコン層POLY2 を１００ｎ
ｍ堆積した後、第２ポリシリコン層POLY2 上に、たとえ
ばスピンコートによりレジストＲＰを積層する。
【００２６】次いで、エッチバック工程を経ることによ
り、レジストＰＲを取り除く。このとき、多少の第２ポ
リシリコン層POLY2 も取り除かれる。この工程を経るこ
とにより、図３（Ｄ）に示すように、フィールド酸化膜
２上の窪み部分にレジストＰＲが残る。
り、レジストＰＲを取り除く。このとき、多少の第２ポ
リシリコン層POLY2 も取り除かれる。この工程を経るこ
とにより、図３（Ｄ）に示すように、フィールド酸化膜
２上の窪み部分にレジストＰＲが残る。
【００２７】次に、ＲＩＥ工程により残留レジストＰＲ
を用いて第２ポリシリコン層POLY2の取り除き処理を行
う。このとき、図４（Ｅ）に示すように、いわゆるセル
フアラインにより残留レジストＰＲの下部のみに、シー
ルド電極となる第２ポリシリコン層POLY2-7 が残る。
を用いて第２ポリシリコン層POLY2の取り除き処理を行
う。このとき、図４（Ｅ）に示すように、いわゆるセル
フアラインにより残留レジストＰＲの下部のみに、シー
ルド電極となる第２ポリシリコン層POLY2-7 が残る。
【００２８】次に、図４（Ｆ）に示すように、通常の方
法に従い、第２ゲート絶縁膜５、第２ポリシリコン層PO
LY2-7 上に、熱酸化処理により厚さ１０ｎｍの酸化膜か
らなるゲート絶縁膜を形成することにより、厚さ２５ｎ
ｍの第２ゲート絶縁膜５を形成する。
法に従い、第２ゲート絶縁膜５、第２ポリシリコン層PO
LY2-7 上に、熱酸化処理により厚さ１０ｎｍの酸化膜か
らなるゲート絶縁膜を形成することにより、厚さ２５ｎ
ｍの第２ゲート絶縁膜５を形成する。
【００２９】次に、図４（Ｇ）に示すように、第２ゲー
ト絶縁膜５上に、第３ポリシリコン層POLY3 を１００ｎ
ｍ堆積した後、第３ポリシリコン層POLY3 の加工、すな
わちコントロールゲートの加工を行う。
ト絶縁膜５上に、第３ポリシリコン層POLY3 を１００ｎ
ｍ堆積した後、第３ポリシリコン層POLY3 の加工、すな
わちコントロールゲートの加工を行う。
【００３０】その後、ソースドレインイオン注入、Ｓｉ
Ｏ2 やＰＳＧからなる層間絶縁膜７の形成、アルミ配線
８の形成工程を経て、図４（Ｈ）に示すような所望の構
造ができあがる。
Ｏ2 やＰＳＧからなる層間絶縁膜７の形成、アルミ配線
８の形成工程を経て、図４（Ｈ）に示すような所望の構
造ができあがる。
【００３１】この方法によっても、上述したと同様に、
装置の大型化を招くことなく、高耐圧素子分離を実現で
きる不揮発性メモリを製造することができる。
装置の大型化を招くことなく、高耐圧素子分離を実現で
きる不揮発性メモリを製造することができる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
通常トランジスタとあまり変わらない工程で、装置の大
型化を招くことなく、高集積化を図れ、しかも高耐圧素
子分離を実現できる。
通常トランジスタとあまり変わらない工程で、装置の大
型化を招くことなく、高集積化を図れ、しかも高耐圧素
子分離を実現できる。
【図１】本発明に係る不揮発性メモリの一実施例を示す
断面図である。
断面図である。
【図２】図１の不揮発性メモリの製造方法を説明するた
めの図であって、（Ａ）はフィールド酸化膜、第１ゲー
ト絶縁膜、および第１ポリシリコン層の形成工程を説明
するための図、（Ｂ）は第１ポリシリコン層の加工工程
を説明するための図、（Ｃ）は第２ゲート絶縁膜および
第２ポリシリコン層の形成工程を説明するための図、
（Ｄ）は層間絶縁膜およびアルミ配線の形成工程を説明
するための図である。
めの図であって、（Ａ）はフィールド酸化膜、第１ゲー
ト絶縁膜、および第１ポリシリコン層の形成工程を説明
するための図、（Ｂ）は第１ポリシリコン層の加工工程
を説明するための図、（Ｃ）は第２ゲート絶縁膜および
第２ポリシリコン層の形成工程を説明するための図、
（Ｄ）は層間絶縁膜およびアルミ配線の形成工程を説明
するための図である。
【図３】図１の不揮発性メモリの他の製造方法を説明す
るための図であって、（Ａ）はフィールド酸化膜、第１
ゲート絶縁膜、および第１ポリシリコン層の形成工程を
説明するための図、（Ｂ）は第１ポリシリコン層の加工
工程を説明するための図、（Ｃ）は第２ポリシリコン層
の形成工程およびレジスト付加工程を説明するための
図、（Ｄ）はエッチバック工程を説明するための図であ
る。
るための図であって、（Ａ）はフィールド酸化膜、第１
ゲート絶縁膜、および第１ポリシリコン層の形成工程を
説明するための図、（Ｂ）は第１ポリシリコン層の加工
工程を説明するための図、（Ｃ）は第２ポリシリコン層
の形成工程およびレジスト付加工程を説明するための
図、（Ｄ）はエッチバック工程を説明するための図であ
る。
【図４】図１の不揮発性メモリの他の製造方法を説明す
るための図であって、（Ｅ）は第２ポリシリコン層のエ
ッチング工程を説明するための図、（Ｆ）は第２ゲート
絶縁膜の形成工程を説明するための図、（Ｇ）は第３ポ
リシリコン層の形成工程を説明するための図、（Ｈ）は
層間絶縁膜およびアルミ配線の形成工程を説明するため
の図である。
るための図であって、（Ｅ）は第２ポリシリコン層のエ
ッチング工程を説明するための図、（Ｆ）は第２ゲート
絶縁膜の形成工程を説明するための図、（Ｇ）は第３ポ
リシリコン層の形成工程を説明するための図、（Ｈ）は
層間絶縁膜およびアルミ配線の形成工程を説明するため
の図である。
【図５】従来の不揮発性メモリの構造を示す断面図であ
る。
る。
１…半導体基板 ２…フィールド酸化膜 ３…第１ゲート絶縁膜 ４…フローティングゲート ５…第２ゲート絶縁膜 ６…コントロールゲート ７…シールド電極 ８…層間絶縁膜 ９…アルミ配線
Claims (4)
- 【請求項１】 フローティングゲートを有する半導体不
揮発性記憶装置であって、 素子間分離絶縁膜上に、シールド電極が形成されている
ことを特徴とする半導体不揮発性記憶装置。 - 【請求項２】 上記シールド電極は、フローティングゲ
ートと同層の導電材料により形成されている請求項１記
載の半導体不揮発性記憶装置。 - 【請求項３】 フローティングゲートを有する半導体不
揮発性記憶装置の製造方法であって、 素子間分離絶縁膜および第１ゲート絶縁膜を形成後に、
これら素子間分離絶縁膜および第１ゲート絶縁膜上にフ
ローティングゲート用導電層を積層し、 各メモリセルに応じたフローティングゲートの分離加工
を行うと同時に、上記素子間分離絶縁膜上の所定領域に
フローティングゲート用導電層を残存させ、 上記フローティングゲート、素子間分離絶縁膜および素
子間分離絶縁膜上に残存させた導電層上に第２ゲート絶
縁膜を形成し、 上記第２ゲート絶縁膜上にコントロールゲート用導電層
を積層することを特徴とする半導体不揮発性記憶装置の
製造方法。 - 【請求項４】 フローティングゲートを有する半導体不
揮発性記憶装置の製造方法であって、 素子間分離絶縁膜および第１ゲート絶縁膜を形成後に、
これら素子間分離絶縁膜および第１ゲート絶縁膜上にフ
ローティングゲート用導電層を積層し、 各メモリセルに応じたフローティングゲートの分離加工
を行い、 フローティングゲートおよび素子間分離絶縁膜上にゲー
ト用絶縁膜を形成した後、 ゲート用絶縁膜上にシールド電極用導電層を積層し、 積層したシールド電極用導電層上にレジストを積層して
エッチバックを行い、上記素子間分離絶縁膜上における
シールド電極用導電層上の所定領域にレジストを残存さ
せた後、 エッチングを行いセルフアラインにより上記素子間分離
絶縁膜上の所定領域にシールド電極用導電層を残存さ
せ、 上記ゲート用絶縁膜、素子間分離絶縁膜および素子間分
離絶縁膜上に残存させたシールド電極用導電層上に絶縁
膜を形成して、第２ゲート絶縁膜を形成すると同時に、
シールド電極用導電層を絶縁膜で覆った後、 これら絶縁膜上にコントロールゲート用導電層を積層す
ることを特徴とする半導体不揮発性記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33580093A JP3360386B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体不揮発性記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33580093A JP3360386B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体不揮発性記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202034A true JPH07202034A (ja) | 1995-08-04 |
| JP3360386B2 JP3360386B2 (ja) | 2002-12-24 |
Family
ID=18292574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33580093A Expired - Fee Related JP3360386B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体不揮発性記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3360386B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861650A (en) * | 1996-08-09 | 1999-01-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising an FPGA |
| US5867429A (en) * | 1997-11-19 | 1999-02-02 | Sandisk Corporation | High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates |
| JP2019121778A (ja) * | 2018-01-04 | 2019-07-22 | 力晶科技股▲ふん▼有限公司 | 不揮発性メモリ構造およびその製造方法 |
-
1993
- 1993-12-28 JP JP33580093A patent/JP3360386B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861650A (en) * | 1996-08-09 | 1999-01-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising an FPGA |
| US5867429A (en) * | 1997-11-19 | 1999-02-02 | Sandisk Corporation | High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates |
| JP2019121778A (ja) * | 2018-01-04 | 2019-07-22 | 力晶科技股▲ふん▼有限公司 | 不揮発性メモリ構造およびその製造方法 |
| US10483271B2 (en) | 2018-01-04 | 2019-11-19 | Powerchip Semiconductor Manufacturing Corporation | Non-volatile memory structure and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3360386B2 (ja) | 2002-12-24 |
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