JPH07202044A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH07202044A
JPH07202044A JP5348946A JP34894693A JPH07202044A JP H07202044 A JPH07202044 A JP H07202044A JP 5348946 A JP5348946 A JP 5348946A JP 34894693 A JP34894693 A JP 34894693A JP H07202044 A JPH07202044 A JP H07202044A
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memory cell
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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 半導体メモリのメモリセル部のトランジスタ
および周辺部のトランジスタの各拡散層の形成を、レジ
スト工程数の増加なしに独立に形成する。 【構成】 ２層ゲートＭＯＳ構造のメモリセルのフロー
ティングゲート６は、ポリシリコン膜９で形成され、フ
ィールド４の一部と重なる。メモリセル部以外の周辺部
をポリシリコン膜９が覆った状態で第１回目のＡｓイオ
ン注入を行い、セル部に第１の拡散層を形成する。その
後周辺部のポリシリコン膜９をパターニングして、メモ
リセル部をレジストで覆い、第２回目のＡｓイオン注入
を行なう。これにより、周辺部に第２の拡散層を形成
し、周辺部のトランジスタを一層ゲートＭＯＳ構造に形
成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に半導体記憶装置の製造に使用される方法に
関する。
【０００２】
【従来の技術】従来のＭＯＳトランジスタの製造方法と
しては、例えば特開平２−１９２７２３号公報に示すも
の（第１の従来例）が知られている。以下に、その製造
方法を説明する。図１３及び図１４は、それぞれこの半
導体装置の製造方法の工程段階毎の断面図である。
【０００３】まず、図１３に示すように、Ｐ型のシリコ
ン基板１０１の主面をＬＯＣＯＳ酸化膜１０２で分離し
た後、活性領域にゲート酸化膜１０３を成長させる。次
に、ポリシリコン膜１０４を基板の全面に成長させた
後、ポリシリコン膜１０４及びゲート酸化膜１０３の一
部をエッチングしてシリコン基板１０１が露出するコン
タクト用開口を形成する。次に、ＷＳi１０６を基板全
面に成長させた後、ＷＳi１０６とポリシリコン膜１０
４とをエッチングして、コンタクト１０５を含み所望の
ゲート電極パターンを形成する、次いでＭＯＳトランジ
スタの拡散層形成のためのＡｓイオン注入１０７を全面
に行う。
【０００４】次に、図１４に示すように、コンタクト１
０５に接続されたＷＳi１０６及びポリシリコン膜１０
４の一部をエッチングした後に、ＢＰＳＧから成る層間
膜１０９を全面に成長させ、これを選択エッチングし
て、ゲート電極を形成するＷＳi１０６上にスルーホー
ル１１０用開口を形成し、次いでアルミニウム電極１１
１を形成する。
【０００５】以上に説明した半導体装置の製造方法にお
いて、コンタクト１０５を介してゲート電極のＷＳi１
０６をシリコン基板１０１と接続する理由は、その後に
行われるＡｓイオン注入１０７の際に生じるゲート電極
中のチャージをシリコン基板１０１に流し、チャージア
ップを防止するためである。
【０００６】チャージアップを防止するための従来の他
の半導体装置の製造方法としては、例えば、特開昭６３
−３１４８６８号公報に記載の方法（第２の従来例）が
知られている。図１５及び図１６は、それぞれ該公報記
載の半導体装置の製造方法を工程段階毎に示す断面図で
ある。以下、その製造工程を説明する。
【０００７】図１５に示すように、Ｐ型シリコン基板１
０１をＬＯＣＯＳ酸化膜１０２で分離し、分離された各
活性領域にゲート酸化膜１０３を成長させた後に、ポリ
シリコン膜１０４を全面に成長させる。次いで、ポリシ
リコン膜１０４及びゲート電極１０３をエッチングして
所望のゲート電極に形成した後に、熱酸化を行い、ポリ
シリコン膜１０４の表面とシリコン基板１０１の活性領
域とに酸化膜１１２を成長させる。更に、導電性を有す
るポリシリコン薄膜１１３を基板全面に成長させる。
【０００８】次いで、ポリシリコン薄膜１１３及び酸化
膜１１２を通してシリコン基板１０１に達するＡｓイオ
ン注入１０７を行うと、図１６に示すように、ｎ拡散層
１０８が形成される。その後、ポリシリコン薄膜１１３
をエッチングし、層間膜１０９を全面に成長させた後、
ｎ拡散層１０８等の上にコンタクト用開口を形成し、引
き続きコンタクト１０５を含むアルミニウム電極１１を
形成する。Ａｓイオン注入１０７の際にポリシリコン薄
膜１１３を接地すると、チャージアップを防止すること
ができる。
【０００９】
【発明が解決しようとする課題】ＥＰＲＯＭ、フラッシ
ュメモリ等の不揮発性メモリでは、一般に、周辺部の１
層ゲートＭＯＳ構造（ＣＭＯＳならば、Ｐチャネル及び
Ｎチャネルトランジスタ）と、セル部の２層ゲートＭＯ
Ｓ構造（Ｎチャネルトランジスタ）とが同一チップ上に
構成されている。これら不揮発性メモリのＭＯＳトラン
ジスタのソース・ドレインの形成に、第１の従来例の半
導体装置の製造方法を用いた場合、周辺部とセル部のゲ
ートをパターニングし、その後Ｐチャネルトランジスタ
の領域をレジストで被覆した後、Ａｓのイオン注入を全
面に行う。この場合、周辺部のＮチャネルトランジスタ
とメモリセル部のＮチャネルトランジスタ（メモリセ
ル）の双方のｎ型拡散層が同時に形成されるので、それ
ぞれ独立に最適な条件にすることは不可能である。この
ため、所望の性能の半導体記憶装置が得られない。
【００１０】独立なｎ型拡散層を形成する場合には、Ｎ
チャネルトランジスタの形成としてメモリセル部のみに
イオン注入させる工程および周辺部のＮチャネルトラン
ジスタのみにイオン注入させる工程から成る２回のレジ
スト膜のパターニング工程が必要となり、レジストパタ
ーニング工程数が増えるため半導体記憶装置のコストア
ップにつながる。
【００１１】また、チャージアップ対策としてゲート電
極上に導電膜をつけ、これにより放電を行う第２の従来
例に開示されている半導体装置の製造方法では、イオン
注入後に導電膜をエッチングで除去する工程が増え、且
つエッチングの際にメモリセルへのダメージや汚染の恐
れがある。
【００１２】本発明は上記に鑑み、コストアップを伴う
ことなくメモリセル部及び周辺部で所望の性能を有する
トランジスタを形成できる半導体装置の製造方法を提供
することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体基板
の主面にメモリセル部及び該メモリセル部に隣接する周
辺部を備える半導体装置の製造方法において、前記主面
上にトンネルゲート酸化膜を形成する工程と、前記トン
ネルゲート酸化膜表面に第１のポリシリコン膜を形成
し、次いで、前記メモリセル部の前記第１のポリシリコ
ン膜をパターニングしてフローティングゲートを形成す
る工程と、前記フローティングゲート表面に絶縁膜を形
成し、次いで、前記主面の全面に第２のポリシリコン膜
を形成する工程と、前記周辺部を前記第２のポリシリコ
ン膜で被覆したまま、前記メモリセル部の前記第２のポ
リシリコン膜、絶縁膜およびフローティングゲートをパ
ターニングする工程と、前記主面に第１のイオン注入を
行い、前記メモリセル部のみに第１の拡散層を形成する
工程と、前記周辺部の前記第２のポリシリコン膜をパタ
ーニングしてゲート電極を形成する工程と、第２のイオ
ン注入を行い、少なくとも前記周辺部に第２の拡散層を
形成する工程とを備えることを特徴とする。
【００１４】また、上記本発明に係る半導体の製造方法
は、前記メモリセル部の第２のポリシリコン膜、絶縁膜
及びフローティングゲートをパターニングする工程が、
前記メモリセル部の前記第２ポリシリコン膜と前記メモ
リセル部以外の周辺部を覆う前記第２のポリシリコン膜
とを連続してパターニングする工程であり、前記第１の
拡散層を形成する工程が、前記第２のポリシリコン膜を
接地して行われる工程であるとすることが出来る。
【００１５】
【作用】上記本発明の構成によれば、第１のイオン注入
と第２のイオン注入とを行うことによって、１回のレジ
ストパターニングのみで、周辺部のＮチャネルトランジ
スタの拡散層と、メモリセル部のＮチャネルトランジス
タの拡散層とをそれぞれ独立に最適な条件で形成するこ
とができる。
【００１６】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１から図６はそれぞれ、本発明の一実施例に係る
半導体装置の製造方法における、半導体チップの製造工
程段階毎の断面図を示す。また、図７から図１２は、そ
れぞれ図１から図６に図示された半導体チップ上に形成
されるパターンを示す模式的平面図である。なお図面
上、左からメモリセル部、周辺部のＰチャネルトランジ
スタ部及びＮチャネルトランジスタ部を示した。また、
図７から図１２に示す半導体チップのａ−ｂ間の断面図
が、それぞれ図１から図６に対応している。
【００１７】本発明に係る半導体装置の製造方法では、
図１及び図７に示すように、まずＰ型シリコン基板１の
表面の周辺部のＰチャネルトランジスタ形成領域にＮウ
ェル２及び、ＬＯＣＯＳ酸化膜３を形成してフィールド
４を得る。
【００１８】次に、図２及び図８に示すように、セル部
のフィールド４の表面に熱酸化法で１００オングストロ
ームのトンネルゲート酸化膜５を成長させ、次いで、基
板全面に１５００オングストロームの第１のポリシリコ
ン膜を成長させる。その後、当該第１のポリシリコン膜
がセル部にフローティングゲート６として残るようにパ
ターニングする。次に、再度酸化を行い、フローティン
グゲート６の表面に絶縁膜７、周辺部のフィールド４上
にゲート酸化膜８をそれぞれ成長させる。
【００１９】更に、図３及び図９に示すように、基板全
面に２０００オングストローム厚のポリシリコン膜９を
成長させ、次いで、セル部のポリシリコン膜９、絶縁膜
７及びフローティングゲート６を選択的にエッチング
し、メモリセルを形成する。この際、周辺部には、ポリ
シリコン膜９をすべて残存させ、この周辺部にポリシリ
コン膜９とセル部のポリシリコン膜９とが導通している
パターンとする。その後、基板全面に、第１回目のＡｓ
イオン注入１０を、加速エネルギーが５０ｋｅＶ、注入
量が１×１０15ｃｍ-2の条件下で行い、セル部に第１の
ｎ+拡散層１１を形成する。このとき、周辺部には、ポ
リシリコン膜９が形成されているので、拡散層は形成さ
れない。
【００２０】次に、図４及び図１０に示すように、ポリ
シリコン膜９をエッチングし、周辺部にゲート電極１２
を残し、同時にセル部のポリシリコン膜９がコントロー
ルゲート１３となるようにパターンニングする。その
後、ＳＤＮレジスト１４を用いて第２回目のＡｓイオン
注入１５を行い、これにより周辺部のＮチャネル領域に
第２のｎ+拡散層１６を形成する。この第２のＡｓイオ
ン注入は、加速エネルギーが７０ｋｅＶ、注入量が５×
１０15ｃｍ-2の条件で行う。
【００２１】続いて、図５及び図１１に示すように、Ｓ
ＤＰレジスト１７を用いてＢイオン注入を行い、周辺部
のＰチャネル領域にＰ+拡散層１９を形成する。このＢ
イオン注入は、加速エネルギーが５０ｋｅＶ、注入量が
５×１０15ｃｍ-2の条件で行う。
【００２２】次に、図６及び図１２に示すように、基板
全面に５０００オングストローム厚のＢＰＳＧ膜２０を
成長させ、次いで、第１のｎ+拡散層１１、第２のｎ+拡
散層１６、Ｐ+拡散層１９並びにコントロールゲート１
３及びゲート電極１２上にコンタクト２１用開口を形成
し、アルミニウムをスパッタし、配線２２をパターンニ
ングする。
【００２３】上記実施例の構成から、メモリセルのｎ+
拡散層の構造を変更することもできる。例えば、メモリ
セル部でＤＤＤ構造を採用し、周辺部をシングルドレイ
ン構造とするためには、図３における第１回目のＡｓイ
オン注入１０に代えてＰイオン注入を行い、その後、図
４におけるメモリセル部のＳＤＮレジスト１４のみを除
き、周辺部のＰチャネル領域のＳＤＮレジスト１４を残
したパターンとしてＡｓイオンの注入を行うこともでき
る。
【００２４】更に、メモリセル部をＬＤＤ構造とし、周
辺部をシングルドレイン構造とすることが出来る。この
場合、上記実施例の図３において、ポリシリコン膜９を
パターニングした後に、Ｐイオン注入を行い、次いで、
セルの側壁にサイドウォール酸化膜を形成し、その後第
１回目のＡｓイオンの注入を行う構成が採用される。
【００２５】前記実施例では、半導体基板の主面にトン
ネルゲート酸化膜を形成し、全面に第１のポリシリコン
を成長させた後、メモリセル部に第１のポリシリコン膜
を所望のフローティング形状にパターニングし、フロー
ティングゲート表面に絶縁膜を形成してから全面に第２
のポリシリコン膜を成長させ、メモリセル部では第２の
ポリシリコン膜、絶縁膜、第１のポリシリコン膜をエッ
チングしてコントロールゲート、絶縁膜、フローティン
グゲートとするが、メモリセル部以外の周辺部は、第２
のポリシリコン膜で覆われたまま第１回目のイオン注入
を行う。次いでその後、周辺部の第２のポリシリコン膜
をパターニングしてゲート電極とし、その後、第２回目
ののイオン注入を行うことにより、このイオン注入で形
成した周辺部の拡散層とメモリセル部の拡散層とが独立
に形成できる。
【００２６】なお、コントロールゲートのパターニング
の際、コントロールゲートを周辺部の第２のポリシリコ
ン膜と分離せず、第１のイオン注入時に第２のポリシリ
コン膜をＧＮＤに接地すると、コントロールゲートのチ
ャージアップを防止することができる。また、フローテ
ィングゲート表面の絶縁膜は、単層の酸化膜以外に酸化
膜／窒化膜／酸化膜等の複合膜とすることもできる。
【００２７】
【発明の効果】以上、説明したように、本発明の半導体
装置の製造方法によると、メモリセル部及び周辺部双方
の同一導電型の拡散層を共通のパターニング工程で独立
に形成できるので、コストアップを伴うことなく所望の
性能の半導体装置を製造できるという顕著な効果を奏す
る
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体装置の製造方法
を示す半導体チップの一工程段階の断面図。
【図２】本発明の一実施例に係る半導体装置の製造方法
を示す半導体チップの一工程段階の断面図。
【図３】本発明の一実施例に係る半導体装置の製造方法
を示す半導体チップの一工程段階の断面図。
【図４】本発明の一実施例に係る半導体装置の製造方法
を示す半導体チップの一工程段階の断面図。
【図５】本発明の一実施例に係る半導体装置の製造方法
を示す半導体チップの一工程段階の断面図。
【図６】本発明の一実施例に係る半導体装置の製造方法
を示す半導体チップの一工程段階の断面図。
【図７】図１に示す工程段階におけるパターン形状を示
す模式的平面図。
【図８】図２に示す工程段階におけるパターン形状を示
す模式的平面図。
【図９】図３に示す工程段階におけるパターン形状を示
す模式的平面図。
【図１０】図４に示す工程段階におけるパターン形状を
示す模式的平面図。
【図１１】図５に示す工程段階におけるパターン形状を
示す模式的平面図。
【図１２】図６に示す工程段階におけるパターン形状を
示す模式的平面図。
【図１３】従来の第１の半導体装置の製造方法におけ
る、半導体装置の一工程段階の断面図。
【図１４】従来の第１の半導体装置の製造方法におけ
る、半導体装置の一工程段階の断面図。
【図１５】従来の第２の半導体装置の製造方法におけ
る、半導体装置の一工程段階の断面図。
【図１６】従来の第２の半導体装置の製造方法におけ
る、半導体装置の一工程段階の断面図。
【符号の説明】
１，１０１ … シリコン膜 ２ … Ｎウ
ェル ３，１０２ … ＬＯＣＯＳ ４ … フィ
ールド ５ … トンネルゲート酸化膜 ６ … フロ
ーティングゲート ７ … 絶縁膜 ８，１０３
… ゲート絶縁膜 ９，１０４ … ポリシリコン膜 １０ … 第
１のＡｓイオン注入 １１ … 第１ｎ+拡散層 １２ … ゲ
ート電極 １３ … コントロールゲート １４ … Ｓ
ＤＮレジスト １５ … 第の２Ａｓイオン注入 １６ … 第
２ｎ+拡散層 １７ … ＳＤＰレジスト １８ … Ｂ
イオン注入 １９ … Ｐ+拡散層 ２０ … Ｂ
ＰＳＧ膜 ２１，１０５ … コンタクト ２２ … 配
線 １０３ … ポリシリコン薄膜 １０６ …
ＷＳi １０７ … Ａｓイオン注入 １０８ …
ｎ拡散層 １０９ … 層間膜 １１０ …
スルーホール １１１ … アルミニウム電極 １１２ …
酸化膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１月３１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１から図６はそれぞれ、本発明の一実施例に係る
半導体装置の製造方法における、半導体チップの製造工
程段階毎の断面図を示す。また、図７から図１２は、そ
れぞれ図１から図６に図示された半導体チップ上に形成
されるパターンを示す模式的平面図である。なお図面
上、左からメモリセル部、周辺部のＮチャネルトランジ
スタ部及びＰチャネルトランジスタ部を示した。また、
図７から図１２に示す半導体チップのａ−ｂ間の断面図
が、それぞれ図１から図６に対応している。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/78 21/336 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｙ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面にメモリセル部及び該
    メモリセル部に隣接する周辺部を備える半導体装置の製
    造方法において、 前記主面上にトンネルゲート酸化膜を形成する工程と、 前記トンネルゲート酸化膜表面に第１のポリシリコン膜
    を形成し、次いで、前記メモリセル部の前記第１のポリ
    シリコン膜をパターニングしてフローティングゲートを
    形成する工程と、 前記フローティングゲート表面に絶縁膜を形成し、次い
    で、前記主面の全面に第２のポリシリコン膜を形成する
    工程と、 前記周辺部を前記第２のポリシリコン膜で被覆したま
    ま、前記メモリセル部の前記第２のポリシリコン膜、絶
    縁膜およびフローティングゲートをパターニングする工
    程と、 前記主面に第１のイオン注入を行い、前記メモリセル部
    のみに第１の拡散層を形成する工程と、 前記周辺部の前記第２のポリシリコン膜をパターニング
    してゲート電極を形成する工程と、 第２のイオン注入を行い、少なくとも前記周辺部に第２
    の拡散層を形成する工程とを備えることを特徴とする半
    導体装置の製造方法。
  2. 【請求項２】 前記メモリセル部の第２のポリシリコン
    膜、絶縁膜及びフローティングゲートをパターニングす
    る工程が、前記メモリセル部の前記第２ポリシリコン膜
    と前記メモリセル部以外の周辺部を覆う前記第２のポリ
    シリコン膜とを連続してパターニングする工程であり、 前記第１の拡散層を形成する工程が、前記第２のポリシ
    リコン膜を接地して行われることを特徴とする請求項１
    に記載の半導体装置の製造方法。
  3. 【請求項３】 前記第１のイオン注入は、加速エネルギ
    ーが５０ｋｅＶ、注入量が１×１０15ｃｍ-2のＡｓイオ
    ン注入であることを特徴とする請求項１又は２に記載の
    半導体装置の製造方法。
  4. 【請求項４】 前記第２のイオン注入は、加速エネルギ
    ーが７０ｋｅＶ、注入量が５×１０15ｃｍ-2のＡｓイオ
    ン注入であることを特徴とする請求項１及至３の一に記
    載の半導体装置の製造方法。
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