JPH07202180A - 可制御のパワー半導体素子 - Google Patents

Abstract

(57)【要約】 【構成】 本願のＩＧＢＴおよびサイリスタの様な可制
御のパワー半導体素子は、公知の素子と比較して、著し
く低いドーピング化ｎバッファゾーン２、著しく平坦な
Ｐエミッタ３、著しく高い電荷担体寿命を有するベース
１を有する。 【効果】 この可制御のパワー半導体素子は低い順方向
抵抗と高い遮断電圧にもかかわらず、遮断時には温度に
依存しない電流消滅縁を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は請求項１の上位概念に示
された可制御のパワー半導体素子に関する。

【０００２】

【従来の技術】この種の可制御の半導体はＩＥＥＥ−Ｐ
ａｐｅｒ，５ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣ’ｓ書名
“Ａ Ｈｉｇｈ Ｐｏｗｅｒ ＩＧＢＴ Ｍｏｄｕｌｅ
Ｆｏｒ Ｔｒａｃｔｉｏｎ Ｍｏｔｏｒ Ｄｒｉｖ
ｅ”Ｍ．Ｍｏｒｉ他、著．（２８７〜２９１ページ）に
示されている。例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌ ａｒ Ｔｒａｎｓｉｓｔｏｒ）
およびサイリスタのような可制御のパワー半導体の場
合、例えばｎ⁺バッファゾーンがｎ~ベースゾーンとＰエ
ミッタとの間に設けられることが多い。何故ならばこれ
にもとづいて空間電荷ゾーンの制限が可能となりベース
が一層短かく形成され、これにより一層小さい順方向抵
抗が得られるからである。保持傾向を小さくして降伏電
圧を高める目的で、ｎ~ベースにおける電荷担体の寿命
を例えば白金拡散または電子ビーム照射により短かくさ
れる。しかしこれにより、可制御のパワー半導体素子の
遮断の際に、不利に温度に依存するいわゆる電流消滅縁
（Ｔａｉｌ−Ｓｔｒｏｍ）が現われる。

【０００３】

【発明の解決すべき課題】本発明の課題は、遮断の際
に、実質的に温度に依存しない電流消滅縁の現われる、
低い順方向と高い降伏電圧を有するパワー半導体素子を
提供することである。

【０００４】

【課題を解決するための手段】この課題は本発明の請求
項１および４の特徴部分の構成により解決されている。

【０００５】

【発明の効果】本発明の利点は、ｎバッファ層が設けら
れているにもかかわらず、例えば白金拡散または電子ビ
ーム照射による電荷担体の寿命の低下が必要とされず、
さらにこの可制御のパワー半導体素子を広い電流と電圧
範囲のために簡単に製造可能となる。

【０００６】請求項２と３の構成により本発明のパワー
半導体素子の有利な構成が可能となる。

【０００７】請求項４と５は本発明の可制御の半導体素
子の製造法に関する。

【０００８】次に本発明の実施例を図面を用いて説明す
る。

【０００９】

【実施例】図１に本発明による、ＩＧＢＴ（Ｉｎｓｕｌ
ａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓ
ｔｏｒ）の形式の可制御のパワー半導体素子が示されて
いる。この半導体素子においては陰極側ストラクチャ
４...６、ｎ~ベースゾーン１，ｎバッファゾーン２とＰ
エミッタゾーン３がこの順に設けられている。陰極側ス
トラクチャ４...６は次のように構成されている。即ち
少なくとも１つのｎ⁺ドーピング化領域５がＰ⁺ドーピン
グ化領域によりｎ~ベースゾーン１から分離されてお
り、さらにＰ⁺ドーピング化領域６が陰極端子Ｋと接触
接続されており、ならびにゲート端子Ｇと接続されてい
る少なくとも１つのゲート電極が、ｎ⁺ドーピング化領
域５の一部、Ｐ⁺ドーピング化領域６の一部、およびｎ~
ベースゾーン１の一部を被う。この場合、ゲート電極は
ｎ~ベースゾーンのこの領域から絶縁層４により分離さ
れている。Ｐエミタゾーン３は陽極端子Ａと導電接続さ
れている。

【００１０】陰極側のストラクチャに関する寸法とドー
ピング濃度は従来のＩＧＢＴのそれらに相応する。

【００１１】ｎ~ベースゾーン１の厚さは通常のように
約１００μｍ／ｋＶに選定され、さらにドーピング濃度
は代表的には８×１０¹²〜１０¹⁴ｃｍ~³である。代表的
な遮断電圧値３ｋＶの場合、ｎ⁺ベースの長さは、した
がって実質的にサブストレートの厚さも約３００μｍで
ある。

【００１２】本発明によるＩＧＢＴの場合、ｎバッファ
ゾーン２は約２０〜８０μｍの厚さを有し、さらに陽極
値の縁においてドーピング濃度８×１０¹³〜５×１０¹⁴
ｃｍ~³を有する。Ｐエミッタ３は、４００〜１０００ｎ
ｍの厚さ、代表的には６００ｎｍを有する公知の素子と
比較して著しく平らに構成されていて、さらに陽極側の
縁においてドーピング濃度１０¹⁷〜１０¹⁸ｃｍ~³を有す
る。

【００１３】ｎ~ベースゾーン１の電荷担体の寿命はい
ずれの場合も１０μｓｅｃより大きく、代表的な値とし
て約８０μｓｅｃを有する、何故ならば付加的な再結合
中心が設けられていないからである。この場合、電荷担
体の寿命の増加は電荷担体密度へほとんど影響しない、
何故ならばこの電荷担体密度は既に高いレベルに設けら
れているからである。

【００１４】この場合、ｎバッファゾーン２のドーピン
グは、これが平らなＰエミッタ３の注入特性へ著しくわ
ずかな影響しか影響を与えない位に、低く選定されてい
る。エミッタ３のドーピング材料の量は、エミッタ３に
おいては電荷担体の再結合が行なわれず、金属接触部に
おいて行なわれるように、低く選定されている。その結
果、層２と３の間の閾値電圧は、公知のパワー半導体素
子とは異なり、温度に依存せずさらに電荷担体の寿命が
著しく長く選定可能になる。これにより本発明の半導体
素子は温度変化に対して実質的に感応しなくなり、電流
消滅縁が温度にほとんど依存しなくなる。しかしｎバッ
ファゾーン２のこのドーピングは、空間電荷ゾーンの、
Ｐエミッタ迄のいわゆる進入が回避されるのに十分であ
る。これにより、著しく高い遮断電圧の場合もｎ~ベー
スにおけるオーム損失がわずかになる、何故ならばバッ
ファ層２にもとづいてベースの長さを短かくできるから
である。

【００１５】図２に本発明によればサイリスタの形式の
パワー半導体素子が示されている。この半導体素子は陰
極側のストラクチャ７，８だけが、図１に示された本発
明によるパワー半導体素子とは異なる。陰極側のストラ
クチャ８はゲート端子と接続されているＰドーピング化
ゾーンから成り、この中へｎ⁺ドーピング化領域７が設
けられている。ｎ⁺ドーピング化領域７は、陰極端子Ｋ
と導電接続されている電極と接触接続されている。

【００１６】本発明よる可制御のパワー半導体エレメン
トの本発明による製造法を説明する目的で、図３に製造
過程の中間物が示されている。これは順にｎ~ドーピン
グ化ゾーン１′，ｎドーピング化ゾーン２′および支持
層９から成る。通常は層１′，２′と９はシリコンから
成り、支持層９はドーピング化されないかまたは任意の
ドーピング度を有することができる。代表的には層１′
と２′は合計で約３００μｍであり、支持層も同じく約
３００μｍの厚さである。

【００１７】パワー半導体素子における通常の値の直径
を有するディスクは、この厚さにおいて良好には処理で
きないため、支持層９（支持ウエハ）を有するバッファ
層２′は両方の層の間の接触面１０においていわゆる
“直接ウエハ−ボンディング”により接続される。

【００１８】このための詳細なデータは「Ｊａｐａｎｅ
ｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙ
ｓｉｃｓ，第２７巻，Ｎｏ１２，１１，１９８８，Ｌ２
３６４−Ｌ２３６６」に示されている。

【００１９】本発明による可制御のパワー半導体素子の
製造において、ｎ~ドーピング化シリコンサブストレー
ト１′から成るディスクが出発材料として用いられる。
ｎバッファ層２′はエピタキシヤル成長により、または
例えばりん原子のｎ~サブストレートへの拡散化により
生成される。続いて図３に示されている様に、ｎ~ドー
ピング化シリコンサブストレートから成るディスクと別
のディスク９−これは支持体サブストレートとして用い
られる−との接続が行なわれる。接続されたディスク
１′と９は十分な厚さを有し、そのため次の工程ステッ
プへそれぞれの陰極側ストラクチャの生成のために案内
できる。それぞれの陰極側のストラクチャの生成は、公
知の様に例えば拡散により行なわれる。この別のディス
クは支持体サブストレートとしてだけ用いられるため、
この別のディスクは陰極側のストラクチャの生成後は切
削により除去される。切削工程の後に、表面特性の改善
の目的でエッチングステップが後続する。最後に、切削
され必要に応じてエッチングされた表面から、注入によ
りＰエミッタゾーン３が生成される。この注入は公知の
様の行なわれる。

【００２０】図４に遮断後の０〜５μｓｅｃの間の時間
間隔における負荷電流Ｉの時間経過がダイヤグラムで示
されている。電流経過１１..１４が記入されている。曲
線１１は温度Ｔ＝３００Ｋにおける対比される従来のパ
ワー半導体素子に相応し、曲線１２は温度Ｔ＝４００Ｋ
における対比される従来のパワー半導体素子に相応す
る。曲線１３は温度Ｔ＝３００Ｋにおける本発明による
パワー半導体素子に相応し曲線１４は温度Ｔ＝４００に
おける本発明による半導体素子に、相応する。明瞭に示
されている様に、曲線１３と１４は曲線１１と１２より
も著しく迅速に値ゼロへ消滅する。さらに曲線１３と１
４は、曲線１１と１２に比較して、実質的に同一であ
る、即ち温度には依存しない。曲線１２においては著し
く緩慢な電流消滅が生じており、消滅の開始そのものが
曲線１１の場合よりも遅く行なわれる。

【図面の簡単な説明】

【図１】本発明による、ＩＧＢＴの形式のパワー半導体
素子の断面図である。

【図２】本発明による、サイリスタの形式のパワー半導
体素子の断面図である。

【図３】本発明によるパワー半導体素子の製造の際の中
間段階製品の断面図である。

【図４】本発明によるパワー半導体素子と公知の半導体
素子の、２つの相異なる温度における電流／時間ダイヤ
グラム図である。

【符号の説明】

ｎ~ベースゾーン ２ ｎバッファゾーン ３ Ｐエミッタゾーン ４ 絶縁層 ５ ｎ⁺ドーピング化領域 ６ Ｐ⁺ドーピング化領域 ７ ｎ⁺ドーピング化領域 ９ 支持層 １０ 接触接続面

Claims (5)

【特許請求の範囲】
1. 【請求項１】 各１つの陰極端子（Ｋ）とゲート端子
   （Ｇ）を有する陰極側ストラクチャ（４_...８）ｎ~ベー
   スゾーン（１）、ｎバッフアゾーン（２）、陽極端子
   （Ａ）と導電接触されているＰエミッタゾーン（３）が
   この順序に設けられている形式の可制御のパワー半導体
   素子において、ｎバッフアゾーンが厚さ２０μｍ〜８０
   μｍおよび、陽極側の縁におけるドーピング濃度８×１
   ０¹³〜５×１０¹⁴ｃｍ~³を有し、Ｐエミッタゾーンが厚
   さ４００〜１０００ｎｍおよび、陽極側の縁におけるド
   ーピング濃度１０¹⁷〜１０¹⁸ｃｍ~³を有し、ｎ~ベース
   ゾーン（１）が１０μ秒より大きい値の電荷担体寿命を
   有することを特徴とする可制御のパワー半導体素子。
2. 【請求項２】 可制御のパワー半導体素子が絶縁された
   ゲート（ＩＧＢＴ）を有するバイポーラトランジスタを
   構成し、陰極側のストラクチャ（４_...６）が少なくと
   も１つのｎ⁺ドーピング化領域（５）を有し、該ｎ⁺ドー
   ピング化領域はＰ⁺ドーピング化領域によりｎ~ベースゾ
   ーン（１）から分離されており、少なくとも１つのゲー
   ト電極がゲート端子（Ｇ）と接続されていて、ｎ⁺ドー
   ピング化領域（５）の一部、Ｐ⁺ドーピング化領域
   （６）の一部、ｎ~ベースゾーン（１）の一部を橋絡
   し、ゲート電極がこれらの領域とｎ~ベースゾーンから
   絶縁層（４）により分離されている、請求項１記載の可
   制御のパワー半導体素子。
3. 【請求項３】 可制御のパワー半導体素子はサイリスタ
   を構成し、陰極側ストラクチャ(７，８)はＰドーピング
   化ゾーン(８)を有し、該Ｐドーピング化ゾーンはゲート
   端子（Ｇ）と接続されていてｎ⁺ドーピング化領域
   （７）の中へ設けられており、該ｎ⁺ドーピング化領域
   （７）が、陰極端子（Ｋ）と導電接続されている電極
   と、導電接続されている、請求項１記載の可制御の半導
   体素子。
4. 【請求項４】 可制御のパワー半導体素子の製造法にお
   いて、ｎ~ドーピング化シリコンから成るディスクがサ
   ブストレートとして用いられ、第１のステップにおいて
   サブストレート上へｎバッファゾーン（２）をエピタキ
   シヤル技術により被着し、機械的な安定性を高めるため
   に、第２のステップにおいてｎバッファゾーンをボンド
   により別のシリコンディスク（９）と結合し、第３のス
   テップにおいて陰極側のストラクチャを形成し、第４の
   ステップにおいて前記の別のシリコンディスクを切削に
   より除去し、最後のステップにおいてＰエミッタゾーン
   （３）を注入により形成することを特徴とする可制御の
   パワー半導体素子の製造法。
5. 【請求項５】 前記の第２のステップを、ｎバッファ層
   （２）をりん原子の拡散により形成するステップで置き
   換える、請求項４記載の方法。