JPH10242398A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH10242398A JPH10242398A JP9061913A JP6191397A JPH10242398A JP H10242398 A JPH10242398 A JP H10242398A JP 9061913 A JP9061913 A JP 9061913A JP 6191397 A JP6191397 A JP 6191397A JP H10242398 A JPH10242398 A JP H10242398A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳ素子のスペーサと容量素子の上部電極
を同時形成し、上部電極の取り出し電極の開口をウェッ
トエッチングで形成することにより、ＭＯＳ素子とＭＩ
Ｍ容量素子とを簡素な工程で組み込み且つ誘電体薄膜の
劣化を防止する。 【解決手段】 第１の多結晶シリコン層をパターニング
してゲート電極１３と下部電極１４を形成する。全面に
ＴＥＯＳ酸化膜１６を形成して誘電体薄膜とし、その上
に第２の多結晶シリコン層１７を堆積する。上部電極２
０となる部分を被覆するようにレジストマスク１８を形
成し、エッチバックすることによりスペーサ１９と上部
電極２０を形成する。第２の絶縁膜２２を堆積し、上部
電極２０導出用の第１の開口部２４をウェットエッチン
グで開口し、他の部分はドライエッチングによって第２
の開口部２６を形成する。
を同時形成し、上部電極の取り出し電極の開口をウェッ
トエッチングで形成することにより、ＭＯＳ素子とＭＩ
Ｍ容量素子とを簡素な工程で組み込み且つ誘電体薄膜の
劣化を防止する。 【解決手段】 第１の多結晶シリコン層をパターニング
してゲート電極１３と下部電極１４を形成する。全面に
ＴＥＯＳ酸化膜１６を形成して誘電体薄膜とし、その上
に第２の多結晶シリコン層１７を堆積する。上部電極２
０となる部分を被覆するようにレジストマスク１８を形
成し、エッチバックすることによりスペーサ１９と上部
電極２０を形成する。第２の絶縁膜２２を堆積し、上部
電極２０導出用の第１の開口部２４をウェットエッチン
グで開口し、他の部分はドライエッチングによって第２
の開口部２６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型集積回路
に比較的大容量の容量素子を簡素な工程で組み込むこと
ができる半導体集積回路の製造方法に関する。
に比較的大容量の容量素子を簡素な工程で組み込むこと
ができる半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】集積回路に組み込む容量素子として最も
簡便な構造はＰＮ接合を用いる構造であるが、得られる
容量値が小さいため、例えば特開平０３−６９１５２号
に記載されているように、酸化膜を用いるＭＯＳ型、シ
リコン窒化膜を用いるＭＩＳ型、対向電極として両方と
も電極配線材料を用いるＭＩＭ型の構成が考えられてい
る。
簡便な構造はＰＮ接合を用いる構造であるが、得られる
容量値が小さいため、例えば特開平０３−６９１５２号
に記載されているように、酸化膜を用いるＭＯＳ型、シ
リコン窒化膜を用いるＭＩＳ型、対向電極として両方と
も電極配線材料を用いるＭＩＭ型の構成が考えられてい
る。
【０００３】ＭＯＳ及びＭＩＳ型の構成は、図７（Ａ）
に示すように、Ｎ＋拡散層１を下部電極としてその上に
シリコン窒化膜２を形成し、その上に上部電極３を形成
した構成である。ＭＩＭ型の構成は、図７（Ｂ）に示す
ように、電極配線層の一部を下部電極４としその上にシ
リコン窒化膜５を形成し、更にその上に電極配線層にて
上部電極６を形成したものである。
に示すように、Ｎ＋拡散層１を下部電極としてその上に
シリコン窒化膜２を形成し、その上に上部電極３を形成
した構成である。ＭＩＭ型の構成は、図７（Ｂ）に示す
ように、電極配線層の一部を下部電極４としその上にシ
リコン窒化膜５を形成し、更にその上に電極配線層にて
上部電極６を形成したものである。
【０００４】これらの容量素子は、たとえばスイッチト
キャパシタフィルタ回路用として、マイコン、ロジック
等のデジタルＬＳＩにも組み込みたい要求が強い。
キャパシタフィルタ回路用として、マイコン、ロジック
等のデジタルＬＳＩにも組み込みたい要求が強い。
【０００５】
【発明が解決しようとする課題】しかしながら、ますま
す複雑化・高集積化するＬＳＩプロセスの中でこのよう
な容量素子を組み込むことは、プロセスを更に複雑化す
るという欠点がある。
す複雑化・高集積化するＬＳＩプロセスの中でこのよう
な容量素子を組み込むことは、プロセスを更に複雑化す
るという欠点がある。
【０００６】
【課題を解決するための手段】本発明は、上述した従来
の課題に鑑み成されたもので、ゲート電極の形成と同時
的に容量素子の下部電極を形成し、ゲート電極のスペー
サの形成と同時的に容量素子の上部電極を形成すること
により、簡素なプロセスで大容量の容量素子を組み込む
ことが可能な半導体集積回路の製造方法を提供するもの
である。
の課題に鑑み成されたもので、ゲート電極の形成と同時
的に容量素子の下部電極を形成し、ゲート電極のスペー
サの形成と同時的に容量素子の上部電極を形成すること
により、簡素なプロセスで大容量の容量素子を組み込む
ことが可能な半導体集積回路の製造方法を提供するもの
である。
【０００７】
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。先ず図１（Ａ）を参
照して、不純物濃度が１Ｅ１５程度のＰ型の単結晶シリ
コン基板１１を準備する。表面を清浄化してから膜厚数
百オングストロームの酸化膜を形成し、その上にＣＶＤ
法によりシリコン窒化膜を堆積する。これをパターニン
グして耐酸化膜を形成し、チャンネルストップ領域の形
成などを行った後、基板１１全体を数時間熱酸化するこ
とにより素子分離用のＬＯＣＯＳ酸化膜１２を形成す
る。
面を参照しながら詳細に説明する。先ず図１（Ａ）を参
照して、不純物濃度が１Ｅ１５程度のＰ型の単結晶シリ
コン基板１１を準備する。表面を清浄化してから膜厚数
百オングストロームの酸化膜を形成し、その上にＣＶＤ
法によりシリコン窒化膜を堆積する。これをパターニン
グして耐酸化膜を形成し、チャンネルストップ領域の形
成などを行った後、基板１１全体を数時間熱酸化するこ
とにより素子分離用のＬＯＣＯＳ酸化膜１２を形成す
る。
【０００８】図１（Ｂ）を参照して、耐酸化膜を除去
し、ＬＯＣＯＳ酸化膜１２で囲まれた素子領域表面の酸
化膜を除去し、その表面を再度酸化して清浄な膜厚１５
０Å程度のゲート酸化膜１５を形成する。その上にＣＶ
Ｄ法により膜厚１５００Å程度の第１のポリシリコン層
を堆積し、リンドープして導電性を与え、次いでＣＶＤ
法により膜厚１５００Å程度のタングステンシリサイド
（ＷＳｉ）膜３０を堆積した後、これをホトレジストに
よりパターニングしてゲート酸化膜上にゲート電極１３
を、ＬＯＣＯＳ酸化膜１２上に容量素子の下部電極１４
を形成する。
し、ＬＯＣＯＳ酸化膜１２で囲まれた素子領域表面の酸
化膜を除去し、その表面を再度酸化して清浄な膜厚１５
０Å程度のゲート酸化膜１５を形成する。その上にＣＶ
Ｄ法により膜厚１５００Å程度の第１のポリシリコン層
を堆積し、リンドープして導電性を与え、次いでＣＶＤ
法により膜厚１５００Å程度のタングステンシリサイド
（ＷＳｉ）膜３０を堆積した後、これをホトレジストに
よりパターニングしてゲート酸化膜上にゲート電極１３
を、ＬＯＣＯＳ酸化膜１２上に容量素子の下部電極１４
を形成する。
【０００９】図２（Ａ）を参照して、ゲート電極１３を
マスクとするセルフアライン方式により、表面からリン
等の不純物を３Ｅ１３、６０Ｋｅｖでイオン注入するこ
とにより、Ｎ−型のソース・ドレイン領域１５を形成す
る。図２（Ｂ）を参照して、全面に膜厚１００Å程度の
ＴＥＯＳ酸化膜１６を熱分解方などにより形成して第１
の絶縁膜とし、これに９００℃、３０分程度のアニール
処理を加える。ＴＥＯＳ酸化膜１６は、酸化工程におけ
るゲート電極１３表面の前記タングステンシリサイド膜
３０の膜剥がれ現象を防止する役割を果たすと共に、容
量素子においては誘電体薄膜となる。また、ＴＥＯＳ酸
化膜１６は他のＣＶＤ酸化膜に比較して膜厚のばらつき
が小さいので、誘電体膜として好適であるという特徴を
持つ。
マスクとするセルフアライン方式により、表面からリン
等の不純物を３Ｅ１３、６０Ｋｅｖでイオン注入するこ
とにより、Ｎ−型のソース・ドレイン領域１５を形成す
る。図２（Ｂ）を参照して、全面に膜厚１００Å程度の
ＴＥＯＳ酸化膜１６を熱分解方などにより形成して第１
の絶縁膜とし、これに９００℃、３０分程度のアニール
処理を加える。ＴＥＯＳ酸化膜１６は、酸化工程におけ
るゲート電極１３表面の前記タングステンシリサイド膜
３０の膜剥がれ現象を防止する役割を果たすと共に、容
量素子においては誘電体薄膜となる。また、ＴＥＯＳ酸
化膜１６は他のＣＶＤ酸化膜に比較して膜厚のばらつき
が小さいので、誘電体膜として好適であるという特徴を
持つ。
【００１０】図３（Ａ）を参照して、全面に膜厚３００
０Å程度の第２のポリシリコン層１７をＣＶＤ方により
堆積し、リンドープして導電型を与える。図３（Ｂ）を
参照して、第２のポリシリコン層１７の上にホトレジス
ト膜を堆積し、露光、現像することにより下部電極１４
の上部を被覆するレジストマスク１８を形成する。
０Å程度の第２のポリシリコン層１７をＣＶＤ方により
堆積し、リンドープして導電型を与える。図３（Ｂ）を
参照して、第２のポリシリコン層１７の上にホトレジス
ト膜を堆積し、露光、現像することにより下部電極１４
の上部を被覆するレジストマスク１８を形成する。
【００１１】図４（Ａ）を参照して、第２のポリシリコ
ン層１７を異方性ドライエッチングによりエッチバック
することにより、ゲート電極１３の側壁にスペーサ１９
を形成する。下部電極１４の側壁にも不可避的にスペー
サ１９が形成される。下部電極１４上のレジストマスク
１８が被覆した部分は第２の多結晶シリコン層１７が除
去されず、ＴＥＯＳ酸化膜１６を挟み下部電極１４と対
向する上部電極２０を構成する。
ン層１７を異方性ドライエッチングによりエッチバック
することにより、ゲート電極１３の側壁にスペーサ１９
を形成する。下部電極１４の側壁にも不可避的にスペー
サ１９が形成される。下部電極１４上のレジストマスク
１８が被覆した部分は第２の多結晶シリコン層１７が除
去されず、ＴＥＯＳ酸化膜１６を挟み下部電極１４と対
向する上部電極２０を構成する。
【００１２】図４（Ｂ）を参照して、レジストマスク１
８を除去した後表面からリンを５ｅ１５、６０ＫｅＶの
条件でイオン注入することにより、スペーサ１９をマス
クとするセルフアライン方式によりＮ＋ソース・ドレイ
ン領域２１を形成する。図５（Ａ）を参照して、常圧Ｃ
ＶＤ法により全面にＢＰＳＧ膜等の絶縁膜２２を形成
し、９００℃程度の熱処理でフローする事により表面を
平坦化する。この処理でソース・ドレイン領域１５、２
１上は凹部となるので比較的厚い第２の絶縁膜２２が被
着され、上部電極２０上は凸部となるので比較的薄い第
２の絶縁膜２２が被着する。
８を除去した後表面からリンを５ｅ１５、６０ＫｅＶの
条件でイオン注入することにより、スペーサ１９をマス
クとするセルフアライン方式によりＮ＋ソース・ドレイ
ン領域２１を形成する。図５（Ａ）を参照して、常圧Ｃ
ＶＤ法により全面にＢＰＳＧ膜等の絶縁膜２２を形成
し、９００℃程度の熱処理でフローする事により表面を
平坦化する。この処理でソース・ドレイン領域１５、２
１上は凹部となるので比較的厚い第２の絶縁膜２２が被
着され、上部電極２０上は凸部となるので比較的薄い第
２の絶縁膜２２が被着する。
【００１３】図５（Ｂ）を参照して、第２の絶縁膜２２
の表面に第２のレジストマスク２３を形成し、沸酸エッ
チャントにより上部電極２の表面を露出する第１の開口
部２４を形成する。等方性であるから、プラズマエッチ
ング法のように上部電極２０の表面にプラズマを照射す
ることによる容量絶縁膜（ＴＥＯＳ酸化膜１６）の膜質
の劣化がない。尚、上部電極２０上の膜厚に対してソー
ス・ドレイン領域１５、２１上の膜厚が２倍程度厚いこ
とを利用して、ソース・ドレイン領域１５、２１上の第
２の絶縁膜２２にも開口部２４ａを形成すると電極のス
テップカバレイジを改善できる。
の表面に第２のレジストマスク２３を形成し、沸酸エッ
チャントにより上部電極２の表面を露出する第１の開口
部２４を形成する。等方性であるから、プラズマエッチ
ング法のように上部電極２０の表面にプラズマを照射す
ることによる容量絶縁膜（ＴＥＯＳ酸化膜１６）の膜質
の劣化がない。尚、上部電極２０上の膜厚に対してソー
ス・ドレイン領域１５、２１上の膜厚が２倍程度厚いこ
とを利用して、ソース・ドレイン領域１５、２１上の第
２の絶縁膜２２にも開口部２４ａを形成すると電極のス
テップカバレイジを改善できる。
【００１４】図６（Ａ）を参照して、第２のレジストマ
スク２３を除去するか、もしくは残したままでその上に
第３のレジストマスク２５を形成する。そしてＲＩＥな
どの異方性ドライエッチングにより、ソース・ドレイン
領域１５、２１表面を露出する第２の開口部２６を形成
する。上部電極２０上の第１の開口部２４は第３のレジ
ストマスク２５で被覆してあるので、上述したように容
量絶縁膜（ＴＥＯＳ酸化膜１６）の膜質の劣化がない。
スク２３を除去するか、もしくは残したままでその上に
第３のレジストマスク２５を形成する。そしてＲＩＥな
どの異方性ドライエッチングにより、ソース・ドレイン
領域１５、２１表面を露出する第２の開口部２６を形成
する。上部電極２０上の第１の開口部２４は第３のレジ
ストマスク２５で被覆してあるので、上述したように容
量絶縁膜（ＴＥＯＳ酸化膜１６）の膜質の劣化がない。
【００１５】図６（Ｂ）を参照して、レジスト膜を除去
した後、第１と第２の開口部２４、２６の形状をなだら
かにするためのリフロー処理を９００℃、数十分行い、
次いでアルミニウム材料のスパッタ堆積とパターニング
により各電極２７を形成する。以上に説明した本発明の
方法によれば、ゲート電極１３形成により容量素子の下
部電極１４を形成し、スペーサ１９形成と同時に容量素
子の上部電極２０を形成するので、製造プロセスの簡素
化を図ることができるものである。
した後、第１と第２の開口部２４、２６の形状をなだら
かにするためのリフロー処理を９００℃、数十分行い、
次いでアルミニウム材料のスパッタ堆積とパターニング
により各電極２７を形成する。以上に説明した本発明の
方法によれば、ゲート電極１３形成により容量素子の下
部電極１４を形成し、スペーサ１９形成と同時に容量素
子の上部電極２０を形成するので、製造プロセスの簡素
化を図ることができるものである。
【００１６】しかも、誘電体膜としてＴＥＯＳ酸化膜１
６を利用することにより、ゲート電極１３としてシリサ
イド構造を採用したときのシリサイド膜の保護膜とも兼
用できるので、更にプロセスを簡素化することができ
る。更に、ウェット手法を用いることにより上部電極２
０下の誘電体膜（ＴＥＯＳ膜１６）の劣化を防止するの
で、耐圧劣化などが無い容量素子を製造することができ
る。
６を利用することにより、ゲート電極１３としてシリサ
イド構造を採用したときのシリサイド膜の保護膜とも兼
用できるので、更にプロセスを簡素化することができ
る。更に、ウェット手法を用いることにより上部電極２
０下の誘電体膜（ＴＥＯＳ膜１６）の劣化を防止するの
で、耐圧劣化などが無い容量素子を製造することができ
る。
【００１７】更に、上記ウェット手法により第２の絶縁
膜２２の上部に第１の開口部２４ａを形成し、次いでド
ライ手法により第２の開口部２６を形成することによ
り、肩部がなだらかな形状を持つコンタクトホール形状
に加工でき、アルミ電極２７のステップカバレイジを改
善できるものである。
膜２２の上部に第１の開口部２４ａを形成し、次いでド
ライ手法により第２の開口部２６を形成することによ
り、肩部がなだらかな形状を持つコンタクトホール形状
に加工でき、アルミ電極２７のステップカバレイジを改
善できるものである。
【００１８】
【発明の効果】以上に説明した通り、本発明によれば、
ゲート電極１３と下部電極１４を、スペーサ１９と上部
電極２０とを共用するほか、ＴＥＯＳ酸化膜１６、コン
タクトホール２３の形成、等を共用化できるので、マス
ク数が少なく、簡素な工程でＭＩＭ型の容量素子を組み
込むことができる利点を有する。そして、一部にウェッ
ト手法を用いて第１の開口部２４を形成することにより
誘電体膜の劣化を防止したプロセスとすることができ、
更に前記ウェット手法を用いることでコンタクトホール
の形状をなだらかにし、電極配線２７のステップカバレ
イジをも改善できるものである。
ゲート電極１３と下部電極１４を、スペーサ１９と上部
電極２０とを共用するほか、ＴＥＯＳ酸化膜１６、コン
タクトホール２３の形成、等を共用化できるので、マス
ク数が少なく、簡素な工程でＭＩＭ型の容量素子を組み
込むことができる利点を有する。そして、一部にウェッ
ト手法を用いて第１の開口部２４を形成することにより
誘電体膜の劣化を防止したプロセスとすることができ、
更に前記ウェット手法を用いることでコンタクトホール
の形状をなだらかにし、電極配線２７のステップカバレ
イジをも改善できるものである。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】従来例を説明するための断面図である。
Claims (3)
- 【請求項１】 一導電型の半導体層の表面を選択酸化し
てＬＯＣＯＳ絶縁膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜で囲まれた前記一導電型の半導体
層の表面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上に多結晶シリコン層を堆積し、該
多結晶シリコン層をパターニングして、前記ゲート絶縁
膜上にゲート電極を、前記ＬＯＣＯＳ絶縁膜上に容量素
子の下部電極を形成する工程と、 前記ゲート電極及び下部電極の上部を被覆する第１の絶
縁膜を形成する工程と、 前記第１の絶縁膜の上に第２の多結晶シリコン層を形成
する工程と、 前記下部電極上の前記第２の多結晶シリコン層表面にレ
ジストマスクを形成する工程と、 前記第２の多結晶シリコン層をエッチングして、前記ゲ
ート電極の側壁にスペサを形成し、且つ前記下部電極の
上に前記容量素子の上部電極を形成する工程と、 前記ゲート電極近傍の前記半導体層表面にソース・ドレ
イン領域を形成する工程と、 前記ゲート電極と上部電極の上を被覆する第２の絶縁膜
を形成する工程と、 前記第２の絶縁膜の上に第２のレジストマスクを形成す
る工程と、 前記第２のレジストマスクにより前記上部電極の表面を
露出する第１の開口部を形成する工程と、 前記第２の絶縁膜の上に、前記第１の開口部を被覆する
第３のレジストマスクを形成する工程と、 前記ソース・ドレイン領域の表面及び前記下部電極の表
面を露出する第２の開口部を形成する工程と、を具備す
ることを特徴とする半導体集積回路の製造方法。 - 【請求項２】 前記第１の絶縁膜がＴＥＯＳ膜であるこ
とを特徴とする請求項１記載の半導体集積回路の製造方
法。 - 【請求項３】 前記第１の開口部をウェット手法によ
り、前記第２の開口部をドライ手法によりエッチングす
ることを特徴とする請求項１記載の半導体集積回路の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9061913A JPH10242398A (ja) | 1997-02-28 | 1997-02-28 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9061913A JPH10242398A (ja) | 1997-02-28 | 1997-02-28 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242398A true JPH10242398A (ja) | 1998-09-11 |
Family
ID=13184887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9061913A Pending JPH10242398A (ja) | 1997-02-28 | 1997-02-28 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242398A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020030420A (ko) * | 2000-10-17 | 2002-04-25 | 박종섭 | 반도체 소자 및 그의 제조방법 |
| JPWO2004061947A1 (ja) * | 2002-12-27 | 2006-05-18 | 富士通株式会社 | 半導体装置、ｄｒａｍ集積回路装置およびその製造方法 |
-
1997
- 1997-02-28 JP JP9061913A patent/JPH10242398A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020030420A (ko) * | 2000-10-17 | 2002-04-25 | 박종섭 | 반도체 소자 및 그의 제조방법 |
| JPWO2004061947A1 (ja) * | 2002-12-27 | 2006-05-18 | 富士通株式会社 | 半導体装置、ｄｒａｍ集積回路装置およびその製造方法 |
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