JPH07202204A - Ｍｏｓ型半導体素子 - Google Patents

Abstract

(57)【要約】 【目的】 印加電流に対する低抵抗性と耐高電圧性の相
反する要件を満たす素子を提供すること。 【構成】 本発明による半導体素子は、基板４０内に第
１ドープ領域６０と第２ドープ領域６２が形成される。
この２つドープ領域６０，６２のｐ−ｎ接合部の上にゲ
ート構造体５４が形成される。基板４０の底部表面に沿
って、基板内に高導電性領域４８が形成され、この高導
電性領域４８は、上部表面の第１部分と、第１と第２の
ドープ領域６０，６２の両方の下に形成される。この高
導電性領域４８の形状は、この高導電性領域４８と基板
の上部表面との間の垂直距離Ａが、高導電性領域４８と
第２のドープ領域６２との間の距離Ｂにほぼ等しいよう
に構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路内に形
成された誘電体による絶縁素子に関し、特に、高電圧用
の垂直構成を有する素子に関する。さらに、本発明は、
ディスクリートのＤＭＯＳ素子に関し、特に、二重拡散
金属酸化物半導体（Double DiffusionMetal Oxide Semi
conductor：ＤＭＯＳ）と、絶縁ゲートバイポーラトラ
ンジスタ（Insulated Gate Bipolar Transisitor：ＩＧ
ＢＴ）の素子に関する。

【０００２】

【従来技術】本発明の集積回路トランジスタについて
は、“IEEE Transactions on Electron Devices”vol.3
5, No.2（１９８８年）の２３０〜２３７ページの“An
Analog/Digital BCDMOS Technology with Dielectric I
solation-Devices and Processes”（Chih-Yuan Lu他
著）を参照のこと。このような集積回路においては、様
々なタイプの半導体素子、例えば、バイポーラ、ＣＭＯ
Ｓ、ＤＭＯＳ、ｐ−ｎ−ｐ−ｎ接合トランジスタ（ＪＦ
ＥＴ）とデュアルゲート(Dual Gate)ＤＭＯＳ（ＤＧＤ
ＭＯＳ）素子が、単一の半導体チップ内に集積されてい
る。ＤＭＯＳ、および、ＩＧＢＴ素子のような高電圧用
の素子を得るために、これらの素子は、深いウェル内に
形成されて、垂直距離をのばしている。ドープ領域は、
ウェルの上部表面と底部表面の両方に形成され、様々な
素子が、このチップ内に形成されて、異なる種類のドー
プ領域がその特定の素子の機能に依存して、様々な機能
を提供している。例えば、ＤＭＯＳ素子においては、底
部のドープ領域は、この素子のソース領域とドレイン領
域の間の電流通路用の高導電性チャネルとして機能す
る。バイポーラトランジスタにおいては、この底部のド
ープ領域は、素子のコレクタとして機能する。しかし、
これらに関する問題としては、底部ドープ領域と上部ド
ープ領域との間は、このＤＭＯＳ素子については最適に
されているが、この距離は、チップ内に形成される他の
タイプの素子にとっては最適のものではなく、それより
も通常大きい。

【０００３】従って、本発明は、集積回路内の様々な素
子の寸法を最適化することである。

【０００４】さらに、本発明は、集積されているか否か
に関わらず、一般的に、ＤＭＯＳ、あるいは、ＩＧＢＴ
素子に用いられる。

【０００５】ＤＭＯＳ素子は公知であり、この「Ｄ］
は、通常、拡散（diffusion）、あるいは、二重拡散（d
ouble diffusion）を意味する。図１において、このよ
うなＤＭＯＳは、半導体材料製の基板１０を有し、この
基板１０の表面にゲート酸化物層１２とそれをカバーす
るゲート電極１４とを有する。この素子はセルラ型で、
並列接続された離間した複数の部分を有する。複数のソ
ース領域は、例えば、Ｎ型の第１ドープ領域１６を有
し、この第１ドープ領域１６は、他の導電型であるＰ型
の第２ドープ領域１８内に形成されている。そして、こ
の第２ドープ領域１８は、更に、Ｎ型の基板１０内に形
成されている。この第１ドープ領域１６と第２ドープ領
域１８は、ゲート電極１４をマスクとして用いて、連続
的なイオン注入により形成され、ゲート電極１４下の様
々な領域に横方向の拡散を起こさせるよう加熱処理され
ている。この第２ドープ領域１８は、ゲート酸化物層１
２の下を第１ドープ領域１６よりも更に横方向に延び
て、この延長部分が、チャネル領域２０を形成する。ゲ
ート電極１４は、基板１０の表面部分２２の上に形成さ
れている。表面部分２２の下の基板は、素子のドレイン
領域となる。

【０００６】次に、上記のように構成された図１の素子
の動作について説明する。チャネル領域２０がゲート電
極の制御下で導通状態にあると、第１ドープ領域１６と
第２ドープ領域１８の表面部分に接触している表面電極
２４からの電流は、第１ドープ領域１６とチャネル領域
２０を介して、表面部分２２の部分で基板１０内に流れ
込む。この電流は、基板１０（ドレイン領域）を介して
ドレイン電極２６に流れ込む。そして、このドレイン電
極２６は、第１ドープ領域１６と第２ドープ領域１８か
ら離れた場所で基板表面に接触している。

【０００７】このようなＤＭＯＳ素子は、高電圧高電流
のような電力制御用に用いられているが、このために、
第２ドープ領域１８に隣接するこの基板部分は、低濃度
でドープされて、高濃度ドープ領域２８の上に配置され
る。そして、この高濃度ドープ領域２８は、基板の底部
に沿って横方向に、そして、ドレイン電極２６まで延び
る。従って、この素子がスイッチオンされた状態にある
ときには、電流は、まず、ゲート酸化物層１２の下のチ
ャネル領域２０を介して横方向で表面部分２２まで流
れ、その後、基板１０を介してその下の高濃度ドープ領
域２８まで流れる。この高濃度ドープ領域２８が、この
電流をドレイン電極２６に流す。

【０００８】次に、この素子がスイッチオフの状態にな
ると、電圧は、ソース領域（１６）とドレイン領域（１
０）の間にかかる。すると、この電圧は、第２ドープ領
域１８と基板１０との間のｐ−ｎ接合３０にかかること
になる。すなわち、この印加電圧は、ｐ−ｎ接合３０に
逆バイアスをかけることになる。このようにして、ディ
プレーション領域がｐ−ｎ接合３０の対向する側に形成
される。そして、基板１０は低濃度でドーピングされて
いる（第２ドープ領域１８よりもはるかに低い濃度で）
ために、この基板１０内のディプレーション領域の幅
は、この素子の耐電圧能力を決定することになる。この
ディプレーション領域の最大幅は、ｐ−ｎ接合３０と第
２ドープ領域１８の下の高濃度ドープ領域２８の間との
距離に対応する。かくして、このディプレーション領域
が、高濃度ドープ領域２８に到達し、さらに、印加電圧
が増加して、このディプレーション領域が拡張すると、
この基板にかかる電界強度が増加し、素子の電圧破壊が
発生する。

【０００９】この第２ドープ領域１８とその下の高濃度
ドープ領域２８との間の垂直距離Ｂａと表面部分２２と
高濃度ドープ領域２８との距離Ａａとは、次に述べるこ
の素子の２つのパラメータに大きく影響する。その一つ
のパラメータとは、素子の電流印加時の抵抗である。電
流は、この垂直方向の距離を介して流れて、高濃度ドー
プ領域２８に到達するからである。他の一つのパラメー
タは、素子の破壊電圧である。しかし、この垂直距離
は、これら２つのパラメータに対し、相反する影響を及
ぼす。すなわち、必要な印加電流に対する低抵抗は、こ
の垂直距離が短い方がよく、一方、必要な耐高電圧性
は、この垂直距離が長い方が好ましい。

【００１０】絶縁ゲートバイポーラトランジスタ（ＩＧ
ＢＴ）は、図１に示したＤＭＯＳ素子と同一であるが、
ただし、異なる点は、高濃度ドープ領域２８は、基板１
０とは反対の導電型である点である。この点において、
ＤＭＯＳ素子の相反する要件は、ＩＧＢＴ素子において
も同一である。

【００１１】

【発明が解決しようとする課題】従って、本発明の目的
は、これらの相反する要件（則ち、印加電流に対する低
抵抗性と耐高電圧性）をより良く同時に満たす半導体素
子を提供することである。そして、様々な半導体素子の
特性を最適化するためには、これらの相反する要件を満
たす素子を提供することは極めて重要なことである。

【００１２】

【課題を解決するための手段】本発明による半導体素子
は、上部表面と底部表面とを有する基板４０からなる。
この上部表面の第１部分の上に、誘電体層とその上のゲ
ート電極からなるゲート電極構造体５４が配置されてい
る。そして、基板内の上部表面とゲート構造体の下の一
部に第１ドープ領域６０と第２ドープ領域６２が形成さ
れる。この第２ドープ領域６２は、基板との間に第１の
ｐ−ｎ接合を形成し、この第１ｐ−ｎ接合は、基板の上
部表面まで延びて、基板上部表面との間にインタセプト
を形成する。この第１ドープ領域６０は、第２ドープ領
域６２内に配置されて、第２のｐ−ｎ接合を形成し、基
板上部表面との間にインタセプトを形成する。この２つ
のｐ−ｎ接合部の上にゲート構造体が形成される。一
方、基板の底部表面に沿って、基板内に高導電性領域４
８が形成され、この高導電性領域４８は、上部表面の第
１部分と、第１と第２のドープ領域６０，６２の両方の
下に形成される。この高導電性領域４８の形状は、この
高導電性領域４８と基板の上部表面との間の垂直距離Ａ
が、高導電性領域４８と第２のドープ領域６２との間の
距離Ｂにほぼ等しいように構成される。

【００１３】本発明の他の実施例によれば、本発明の様
々な素子が、半導体チップ内の同一のウェル内に形成さ
れる。各ウェルは、このウェルの上部表面と底部表面の
間に延びた基板を有し、そして、各ウェルは、ウェルの
底部表面に沿って形成された第１ドープ領域を有する。
各第１ドープ領域は、中心に隆起部分を有し、この隆起
部分は、ウェルの上部表面方向に突出し、そして、ウェ
ル内部において、第２ドープ領域の方向に突出し、この
第１ドープ領域と共に垂直方向に形成された半導体素子
の一部を構成する。

【００１４】

【実施例】図２、図３において、本発明の集積回路の一
部が図示されている。この集積回路の一部は、その中に
集積回路が形成されたシリコンチップ３４を有する。本
発明は、誘電体絶縁されたＤＭＯＳ素子とＩＧＢＴ素子
とに関するものであるが、ここでは、ＤＭＯＳ素子３２
についてまず説明する。シリコンチップ３４内には、二
酸化シリコン層３８により誘電体絶縁されたシリコン本
体４０が形成されている。このシリコン本体４０は、以
下の説明において基板とも称する。この実施例では、こ
の基板はＮ型の導電型である。

【００１５】基板としてのシリコン本体４０は、対向す
る上部表面４２と下部表面４４とを有し、それらは、側
壁表面４６で接合している。この下部表面４４と側壁表
面４６に隣接して、Ｎ⁺領域４８が形成され、このＮ⁺領
域４８は、Ｎ型の不純物を高濃度でドープすることによ
り形成されている。このＮ⁺領域４８は、基板４０の上
部表面４２まで延びて、アルミ製のドレイン電極５０に
接触している。このＮ⁺領域４８の目的は、ドレイン電
極５０に流れる電流用に低抵抗パスを提供することであ
る。このために、Ｎ⁺領域４８は、導電性チャネル４８
とも称する。

【００１６】基板４０の中央部分の上にゲート電極構造
体５４が形成され、このゲート電極構造体５４は、例え
ば、二酸化シリコンの誘電体層５６と、その上にドープ
したポリシリコン製のゲート電極５８が形成されて構成
している。

【００１７】ここに示したＤＭＯＳ素子３２は、セルラ
型で、並列に接続された４個のセルＣを有し、それぞれ
の素子に共通の要素を共有している（図２）。図２は、
上部表面４２から形成された素子の上面図で、上部表面
４２の上の様々な素子は図示していない。ゲート電極構
造体５４（図３）は、上部表面４２をカバーしている
が、底に開口５５を有する。この様々なセルＣは、導電
層（点線５９で示される）により相互に接続されてい
る。この導電層５９は、ゲート電極構造体５４の上に形
成されるが、絶縁材料層（図示せず）によって、ゲート
電極構造体５４からは絶縁分離されている。

【００１８】基板４０内と各セルＣ（この実施例におい
て、４個のセルは同一のセルＣである）内には、環状の
第１ドープ領域６０が形成される（図２）。この第１ド
ープ領域６０は、四角形の第２ドープ領域６２内に配置
されている。この第１ドープ領域６０は、Ｎ⁺導電型
で、Ｐ型の第２ドープ領域６２との間でｐ−ｎ接合６４
を形成している。

【００１９】この第２ドープ領域６２は、基板４０との
間でｐ−ｎ接合６６を形成する。このｐ−ｎ接合６４と
ｐ−ｎ接合６６は、上部表面４２の方向に延びて、上部
表面４２とインタセプトを構成する。このｐ−ｎ接合６
４は、第１ドープ領域６０が環状形状をしているため
に、上部表面４２との間で２個の分離した表面インタセ
プト６４ａ、６６ａを構成する。そして、外側のインタ
セプト６４ａ（各セルＣの）は、ゲート電極構造体５４
の下に配置されている。ｐ−ｎ接合６６の表面インタセ
プト６６ａは、同じくゲート電極構造体５４の下に配置
され、そして、第２ドープ領域６２（この第２ドープ領
域６２は、第１ドープ領域６０の外側周辺を包囲し、２
つの表面インタセプト６４ａと６６ａの間に配置され
る）のチャネル領域７０は、ＤＭＯＳ素子のチャネル領
域を有する。

【００２０】第１ドープ領域６０は、ＤＭＯＳ素子のセ
ルのソース領域を有し、アルミ製のソース電極７２は、
この第１ドープ領域６０の表面に接触する。このソース
電極７２は、第２ドープ領域６２の表面にも接触する。
図３に示したように、２個のセルＣ（図２の他の２個の
セルＣも）のソース電極７２は、導電層５９により互い
に接合されて接触している。基板４０は、合成素子のド
レイン領域を有し、すなわち、基板４０は、全てのセル
Ｃの下にあり、環状のドレイン電極５０に接触してい
る。

【００２１】ここまで述べた限りにおいては、図２、図
３に示したＤＭＯＳ素子は、図１に示した従来のＤＭＯ
Ｓ素子とほぼ同一である。そして、Ｎ⁺領域４８がＰ型
導電性の場合には、ＩＧＢＴの素子と同一である。本発
明によれば、従来技術と本発明との差は、基板４０の底
部におけるＮ⁺領域４８の形状である。図３に示すよう
に、素子の中央部におけるＮ⁺領域４８は、ピラミッド
状突起部を有し、このピラミッド状突起部は、例えば、
４個の側面を有するピラミッド型の形状をしている。こ
れに対し、図１に示す従来技術においては、この高濃度
ドープ領域２８は、基板の全体が平面の底部表面に沿っ
てフラットである。

【００２２】図３に示すように、ピラミッド状突起部
は、二酸化シリコン層３８内に形成されたピラミッド７
８の周囲に形成されている。そして、ピラミッド７８
は、基板４０の下のシリコンチップ３４の壁内のピラミ
ッド８０の周囲に形成されている。このような様々なピ
ラミッドを形成する方法を次に述べる。

【００２３】このＮ⁺領域４８にピラミッド状突起部７
６を形成することは、Ｎ⁺領域４８と上部表面４２との
間の垂直距離を減少することになる。このＮ⁺領域４８
の部分において、チャネルは、第２ドープ領域６２によ
り包囲された上部表面４２の中央部の下に形成される。
具体的に述べると、ピラミッド状突起部７６の高さは、
ピラミッド状突起部７６のウエハの一部８２とｐ−ｎ接
合６６の表面インタセプト６６ａとの間の距離Ａが、ｐ
−ｎ接合６６の底部とＮ⁺領域４８の下にある底部表面
４８ａとの間の垂直距離Ｂに等しいように決定される。

【００２４】これに対して、従来技術（図１）において
は、高濃度ドープ領域２８と上部表面との間の距離は、
素子全体について均一である。ただし、高濃度ドープ領
域２８が基板上部表面から立ち上がっている部分は除い
て。

【００２５】本発明のこの構造が、従来技術のものとは
異なることの重要性について、次に説明する。

【００２６】ＤＭＯＳ素子３２を使用している間、電圧
がソース電極７２とドレイン電極５０との間にかけら
れ、このドレイン電極電圧は、ソース電極に対し正であ
る。このＤＭＯＳ素子３２にかかるこのような正極性の
電圧は、セルＣの第２ドープ領域６２と基板４０との間
のｐ−ｎ接合６６に逆バイアスをかけることになる。そ
して、この素子は、この印加電圧に耐えることになる。
そして、基板４０内に形成されたディプレーション領域
がＮ⁺領域４８内を貫通しない限り、電圧破壊は起こら
ない。従って、基板４０がある低レベルのドーピング濃
度である場合には、この素子の電圧破壊耐性は、垂直距
離Ｂの関数となる。図１に示した従来技術においては、
距離Ａａは距離Ｂａよりも大きいが、しかし、このより
大きくなった距離Ａａは、素子の電圧破壊耐性に何等影
響を及ぼさない。すなわち、第２ドープ領域１８の底部
からのディプレーション領域が、高濃度ドープ領域２８
に一旦到達すると（印加電圧がさらに増加すると）、電
圧破壊はすぐに発生する。

【００２７】ＤＭＯＳ素子３２がスイッチオンすると、
これは、各セルＣの第１ドープ領域６０と基板４０との
間のチャネル領域７０の導電性を切り替えるために、ゲ
ート電極５８に正の電圧を加えることによって行われ、
そうすると、第１ドープ領域６０からセルＣのチャネル
領域７０を介して基板４０内に電流が流れる。このチャ
ネル領域７０は、隣接する上部表面４２のみに切り替わ
り、様々なチャネル領域７０からの電流が上部表面４２
の直下の基板４０に流れ込む。電流は、ここから垂直下
方にＮ⁺領域４８に流れ、そこを介して電流はさらにド
レイン電極５０に流れる。

【００２８】ＤＭＯＳ素子のオン抵抗、すなわち、素子
がスイッチオンされたときに流れる電流に対する抵抗
は、素子を流れる電流パスの長さの関数である。図１に
示した従来の素子においては、低電導率の高濃度ドープ
領域２８の一部を介して流れる電流のパスＡａは、図３
に示す本発明の対応するパスの長さＡよりも長い。従っ
て、図３の素子のオン抵抗は、全て他のパラメータが等
しいとすると、図１の素子のそれよりも小さい。上述の
ように、素子の電圧破壊耐性は、距離Ｂの関数であるの
で、距離Ａを短くすること、すなわち、距離Ａを距離Ｂ
以下にしないようにすることは、素子の電圧破壊耐性に
何等影響を及ぼさない。実際にも、この距離Ａは、距離
Ｂよりも若干長く形成されている。この関連する実際の
寸法は、ＤＭＯＳ素子の大きさとその定格に依存し、こ
のような寸法は、等業者が容易に選択することができ
る。

【００２９】しかし、距離Ａを短くすることは、素子の
電圧破壊耐性を悪化することにはならない。図１と図３
に示すような素子のパラメータが同一であるような場合
においては（ただし、図３の中央部のピラミッド状突起
部７６のパラメータを除いて）、本発明の図３に示した
素子は、図１の素子よりもより低いオン抵抗を有する
が、同一の電圧破壊耐性である。逆に、本発明の素子
は、図１の素子に比較して、距離Ｂを増加させることに
より、図１の素子と同一のオン抵抗を提供しながらも、
より大きな破壊電圧耐性を有する。

【００３０】ＩＧＢＴ素子は、ＤＭＯＳ素子と同様に動
作し、今まで述べたことは、一般的に、ＩＧＢＴ素子に
も当てはまる。

【００３１】上方向に延びたピラミッド状突起部７６の
形状（図３）は、必ずしも重要なものではない。しか
し、本発明は、誘電体絶縁されたＤＭＯＳとＩＧＢＴ素
子の形成に応用できるので、このような素子の場合、図
３に示すこの特定形状のピラミッド型構造物は、この素
子の好ましい製造方法により自動的に形成される。

【００３２】次に、このことについて述べる。Ｎチャネ
ルＤＭＯＳの製造の開始ワークピース（図４）は、Ｎ型
の導電性の単一結晶シリコン製のウェハである。ここに
示したものは、このウェハの一部８２、すなわち、単一
の誘電体絶縁されたＤＭＯＳの一部が示されている。複
数の同一の誘電体絶縁されたＤＭＯＳ素子を集積回路内
に同時に形成するウェハの処理方法は公知であるので、
これについてはこれ以上触れない。

【００３３】シリコンウェハの（１００）表面８６を酸
化させて二酸化シリコン層８８を形成し、この二酸化シ
リコン層８８は、パターン化されて、その中に複数の開
口９０と開口９２が形成される。その後、このウェハを
エッチング剤（ＫＯＨ）にさらして、異方性にエッチン
グして、溝９０ａ、溝９２ａ（図５、図６）を表面に形
成する。そして、この溝９０ａ、溝９２ａはＶ字型の断
面を有する。この溝の深さは、開口９０、開口９２の寸
法による。図６に示したように、連続したＶ字型の溝９
０ａがウエハの一部８２の外側周囲に形成され、ピラミ
ッド状の溝９２ａがウェハ部分の中央部に形成される。

【００３４】その後、二酸化シリコン層８８が除去され
て、図７において、Ｎ型の導電性イオン、例えば、砒素
が表面から注入されて、Ｎ⁺領域４８（図２）を形成
し、このＮ⁺領域４８の下に様々な溝９０ａと溝９２ａ
が形成される。その後、（１００）表面８６を酸化し
て、Ｎ⁺領域４８の上に二酸化シリコン層３８を形成す
る。

【００３５】上記の製造プロセスは、ＩＧＢＴ素子の製
造にも用いることができ、ただし、Ｐ型導電性イオン、
例えば、ボロンが注入されて、Ｐ⁺領域４８が形成され
る。

【００３６】その後、ポリシリコン層３４が二酸化シリ
コン層３８の上に堆積され、さらに、溝９０ａ、溝９２
ａの中にも堆積される。

【００３７】図８は、図７に示されたのとは反転した状
態のワークピースを表す。このウェハの（新たな）上部
部分は研磨されて、Ｖ字型のリッジ９０ａの上部９４を
横切って延びる上部表面４２が提供される（Ｖ字型の溝
９０ａの底部が図７に示されている）。この新たな上部
表面４２は、溝９０ａの上の二酸化シリコン層３８を切
断し、この表面が露出した二酸化シリコン層３８が形成
されつつあるＤＭＯＳ素子の表面境界を形成する。

【００３８】製造工程のこの段階において、図８に示す
ウエハの一部８２は、図２のＤＭＯＳ素子３２の一部に
相当する。

【００３９】図８に示したワークピースからＤＭＯＳ素
子３２の製造を完了するために、図１に示した公知のＤ
ＭＯＳ素子の製造工程で用いられた同一のプロセスが用
いられる。

【００４０】本発明のＤＭＯＳ素子の製造に際し、用い
られる全てのプロセスは、従来のＤＭＯＳ素子の製造に
用いられるそれと全く同一である。唯一の異なる点は、
ウエハの一部８２の中央部に開口９２（図４）を二酸化
シリコン層８８で形成することである。この図５、６、
７、８に示される開口９２と溝９２ａは、従来の製造プ
ロセスでは形成されないものであり、これにより、本発
明のＤＭＯＳ素子３２にピラミッド形状の突起部７６
（図２）を形成し、本発明の優れた特性を提供すること
ができる。しかし、開口９２を二酸化シリコン層８８に
形成することは、従来のプロセスに対して何等コストア
ップになるものではない。ただ、従来用いられたフォト
マスクに多少の変化を必要とするだけである。このよう
にして、従来との構造的な変化の相違は、製造プロセス
のコストアップ無しに実現できる。

【００４１】既存の製造プロセスと適合性を持たせるた
めに、このようなピラミッド状突起部７６の使用が好ま
しいが、他の構成、例えば、円錐、あるいは、円筒状の
突起部等を用いることができる。

【００４２】また、本発明は、ＤＭＯＳ素子、ＩＧＢＴ
素子にのみ限定されるものではない。図９は、複数の同
一のウェル１００、１０２、１０４を有する集積回路チ
ップの一部を示しているが、これらの各ウェルは、半導
体材料製の基板４０を二酸化シリコン製の二酸化シリコ
ン層３８でもって包囲し、これにより、ウェル内に素子
に対し誘電体絶縁を形成できる。これらの素子のうちの
一つは、図９には示されていないが、図２、図３に示さ
れているＤＭＯＳ素子３２のようなＤＭＯＳ素子であ
る。また、様々なウェルが図４〜図８に関して説明され
た同一のプロセスを用いて形成することができる。この
ようにして、全てのウェルは、Ｎ⁺領域４８内に中央部
のピラミッド形状をした突起部７６を有し、これによ
り、Ｎ⁺領域４８と様々なその上のドーピング領域との
間に空間を形成できる。図示してはいないが、Ｎ⁺領域
４８を有するウェルが通常用いられているが、ＩＧＢＴ
素子を有するようなウェルにも適用できる。また、ここ
に示した様々な素子、例えば、Ｎ型チャネルＤＭＯＳ素
子以外にも、Ｐ型チャネルＤＭＯＳ素子のような逆極性
の素子にも適用できる。

【００４３】ウェル１００、１０２内（ただしウェル１
０４は除く）に示された素子について、図示された素子
（ピラミッド状の突起部７６を除いて）は、前掲のIEEE
論文に記載された素子と同一のものである。すなわち、
図１に示された従来の素子と同様に、これら公知の素子
は、平らな底部表面を有するウェル内に形成することが
できる。

【００４４】これら様々なウェル１００、１０２、１０
４の全ては、同一の垂直方向の寸法を有する。このこと
は、全てのウェルは、集積回路内に同時に形成されるか
らである。基本的に、この垂直方向の寸法は、最大電圧
に耐えることのできる集積回路内の素子の電圧定格によ
って決定され、そして、一般的に、この垂直寸法は、最
大電圧以外の最適電圧よりも通常高いものである。この
ピラミッド状の突起部が存在することにより、素子の有
効垂直高さを減少することができ、これにより、その素
子の特性を最適化することができる。

【００４５】かくして、このウェル１００は、Ｎ型エミ
ッタ１１０、Ｐ型ベース１１２、Ｎ型コレクタ１１４か
らなるｎ−ｐ−ｎトランジスタを有する。電流は、ま
ず、Ｎ型エミッタ１１０からＰ型ベース１１２を介して
Ｎ型コレクタ１１４に垂直方向に流れ、その後、Ｎ⁺領
域４８を介してコレクタ電極１１６に水平方向、そし
て、垂直方向に流れる。このＮ⁺領域４８は、Ｎ型コレ
クタ１１４の一部であるが、その抵抗は、その上にある
コレクタ領域の残りの部分よりもはるかに小さいので、
この領域は、コレクタ電極１１６の一部とみなすことが
できる。かくして、ピラミッド状突起部７６が存在する
ことにより、Ｎ型コレクタ１１４を介して流れる電流の
垂直通路の長さを、少なくとも部分的には減少でき、そ
れゆえに、より低いコレクタ抵抗、および、より低いコ
レクタエミッタ飽和電圧が達成できる。

【００４６】このウェル１０２は、アノード領域１１８
とカソード領域１２０とを有するダイオードを有する。
同様に、ピラミッド状突起部７６は、Ｐ型ベース１１２
を介して流れる電流の垂直パスの長さを減少させ、その
結果、素子のより低いオン抵抗が得られる。

【００４７】ウェル１０４内の素子は、ピラミッド状突
起部７６が存在するために、図１０に示した従来の素子
とは異なる。この図１０の従来の素子は、カソード領域
１２４に重なり合うアノード領域１２２を有する表面型
のツェナーダイオードであり、この重なり合った領域
は、２つのアノード領域１２２と１２９との間に接合部
１２８を形成する。

【００４８】しかし、ウェル１０４内でこのツェナーダ
イオードは、本発明によれば、埋め込み型で、アノード
領域１３０は、Ｎ⁺領域４８の上方に突起したピラミッ
ド状突起部７６とｐ−ｎ接合を形成する。公知のよう
に、埋め込み型のツェナーダイオード（ピラミッド状突
起部７６のためにそれが可能となる）は、ｐ−ｎ接合の
表面インタセプトを回避できるために、この表面型のツ
ェナーダイオードよりもより安定し信頼性がある。

【００４９】ウェル１００、１０２、１０４の垂直高さ
は同一であるが、これは、この集積回路チップの製造方
法の結果である。特に、二酸化シリコンリッジの上部９
４を露出するような平らな表面を得るための研磨工程を
行った結果である。このためには、全てのＶ字型溝９０
ａ（図５）が同一の深さを有することが必要である。し
かし、逆に、異なる高さのピラミッド状突起部７６を得
るためには、このピラミッド状突起部７６を形成するの
に用いられる中央部の溝９２ａ（図５）の深さを変化さ
せることである。このことは、開口９２（図４）のサイ
ズを変化させることにより得られる。ピラミッド状の突
起部の高さを変化させることは、そのベース寸法を変化
させることになる。その理由は、ピラミッドの側面の傾
斜角は、シリコン結晶の異方性エッチングにより固定さ
れているからである。

【００５０】さらに、異方性エッチングにより形成され
た突起部位外に、他の形状の突起部も形成することがで
きる。例えば、その例としては、反転Ｖ字型の細長いリ
ッジである。また、このリッジ（複数）は、異なる高さ
を有するよう形成することができ、さらに、２以上のリ
ッジを様々な並列、あるいは、直交形状に形成すること
ができる。例えば、図１１は、４個のセルＣを示し、図
２に示すように、各セルは、交差するリッジのグリッド
を形成するリッジ７６ａにより完全に包囲されている。
このリッジ７６ａは、周辺のリッジ９０ａ（図８）と同
一に形成することができるが、しかし、その高さは低
い。

【００５１】前述したように、ピラミッド状の突起部と
細長いリッジ状の突起部は、従来の製造プロセスに対し
余分なコストをかけずに形成することができる。このこ
とは、コスト的な理由から好ましいことであるが、素子
の底部のＮ⁺領域４８内に突起部を形成するために、他
のプロセスを用いてもかまわない。例えば、図１２は、
溝９０ａが形成される製造プロセスにおけるワークピー
スを示しているが（図５と同様に）、そこには、中央部
の溝９２ａは存在しない。そのかわりに、このワークピ
ースの表面は、溝９０ａを有しているが、フォトレジス
ト層１５０によりカバーされており、このフォトレジス
ト層１５０をパターン処理して、開口１５２を形成して
いる。その後、ドーパントを導入して、下方向に延びる
高濃度ドープ領域１５４を形成する。その後、図１３に
おいて、フォトレジスト層１５０を除去し、同一の導電
型のドーパントがワークピースの露出した全表面を介し
て導入されて、高濃度ドープ領域４０ａを形成する。後
続のプロセスは、図７、図８に示したように、図１４に
示したようなワークピースが得られ、このワークピース
は、平らな底部表面４０ａを有する。すなわち、ピラミ
ッド状の突起部は存在しないが、高濃度ドープ領域４０
ａの上方に延びる部分７６ａを有する。機能的な観点か
らは、図１４に示されたワークピースは、図８に示され
たワークピースと等価である。

【００５２】

【発明の効果】以上述べたように、高導電性領域４８と
基板の上部表面との間の垂直距離Ａが、高導電性領域４
８と第２のドープ領域６２との間の距離Ｂにほぼ等しい
ように構成されるしたため、印加電流に対する低抵抗性
と耐高電圧性の相反する要件を満たす素子を提供するこ
とができる。

【図面の簡単な説明】

【図１】従来技術のＤＭＯＳ素子の断面図。

【図２】本発明による誘電体で絶縁されたＤＭＯＳ素子
を有する半導体ウェハ表面の上面図で、図３のライン２
−２から見た図。

【図３】図２のライン３−３に沿って見た図２の素子の
断面図。

【図４】図２、図３に示したＤＭＯＳ素子の製造段階に
おける第１ステップを表す図。

【図５】図２、図３に示したＤＭＯＳ素子の製造段階に
おける第２ステップを表す図。

【図６】図５に示した素子の平面図。

【図７】図２、図３に示したＤＭＯＳ素子の製造段階に
おける第３ステップを表す図。

【図８】図２、図３に示したＤＭＯＳ素子の製造段階に
おける第４ステップを表す図。

【図９】本発明による数個の誘電体絶縁された素子を表
す集積回路チップの部分断面図。

【図１０】従来技術によるツェナーダイオードを表す
図。

【図１１】図２に相当する本発明の素子の表面を表す上
面図。

【図１２】本発明による他の素子の製造工程における第
１ステップを表す図。

【図１３】本発明による他の素子の製造工程における第
２ステップを表す図。

【図１４】本発明による他の素子の製造工程における第
３ステップを表す図。

【符号の説明】

１０ 基板 １２ ゲート酸化物層 １４ ゲート電極 １６ 第１ドープ領域 １８ 第２ドープ領域 ２０ チャネル領域 ２２ 表面部分 ２４ 表面電極 ２６ ドレイン電極 ２８ 高濃度ドープ領域 ３０ ｐ−ｎ接合 ３２ ＤＭＯＳ素子 ３４ シリコンチップ ３８ 二酸化シリコン層 ４０ シリコン本体（基板） ４２ 上部表面 ４４ 下部表面 ４６ 側壁表面 ４８ Ｎ⁺領域 ５０ ドレイン電極 ５４ ゲート電極構造体 ５５ 開口 ５６ 誘電体層 ５８ ゲート電極 ５９ 導電層 ６０ 第１ドープ領域 ６２ 第２ドープ領域 ６４、６６ ｐ−ｎ接合 ７０ チャネル領域 ７２ ソース電極 ７６ ピラミッド状突起部 ７８、８０ ピラミッド ８２ ウエハの一部 ８６ （１００）表面 ８８ 二酸化シリコン層 ９０、９２ 開口 ９０ａ、９２ａ 溝 ９４ 上部 １００、１０２、１０４ ウェル １１０ Ｎ型エミッタ １１２ Ｐ型ベース １１４ Ｎ型コレクタ １１６ コレクタ電極 １１８、１２２ アノード領域 １２０、１２４ カソード領域 １２８ 接合部 １３０ アノード領域 １５０ フォトレジスト層 １５２ 開口 １５４ 高濃度ドープ領域

Claims (7)

【特許請求の範囲】
1. 【請求項１】 （Ａ）対向する第１と第２の表面（４
   ２，４４）を有する基板（４０）と、 （Ｂ）前記第１表面（４２）の一部の上に形成され、第
   １位置と第２位置との間に連続的に延びるゲート電極
   （５８）と、 （Ｃ）前記基板（４０）内に形成された第１ドープ領域
   （６０）と、前記第１領域（６０）は、前記基板内の第
   ２ドープ領域内（６２）に形成され、前記第１と第２の
   ドープ領域は、前記第１表面（４２）との間で第１イン
   タセプトを有するｐ−ｎ接合（６４）を形成し、前記第
   １位置で前記ゲート電極（５８）の下に形成され、前記
   第２領域（６２）と前記基板（４０）とは、前記第１表
   面（４２）とで第２インタセプトを有するｐ−ｎ接合
   （６６）を形成し、前記第１位置と前記第２位置から離
   間した第３位置で前記ゲート電極（５８）の下に形成さ
   れ、前記基板（４０）は、前記第２ドープ領域（６２）
   に隣接し、前記第３位置と第２位置との間で前記第１表
   面まで延びる第１導電型の第３領域（４０）を有し、 前記第３領域（４０）に隣接し、前記第１導電型より高
   濃度の第２導電型の第４領域（４８）と、 前記第４領域（４８）と前記第１表面との間の距離
   （Ａ）は、前記第２位置と第３位置との間の前記第１表
   面の下の第２ドープ領域内（６２）と前記第４領域（４
   ８）のの間の距離（Ｂ）以下であることを特徴とするＭ
   ＯＳ型半導体素子。
2. 【請求項２】 前記基板（４０）は、シリコン製で、前
   記基板の第２表面（４４）は、ポリシリコン層（４８）
   の上に形成された二酸化シリコン層（３８）と接触し、 前記ポリシリコン層（４８）は、前記基板の第２表面の
   下では、おおむね平坦であるが、前記第１表面の方向へ
   向いて上方向に、前記第２位置と第３位置との間の前記
   第１表面と交差する方向に沿って突起する第１リッジ
   （７６）をが形成され、 前記二酸化シリコン層（３８）は、前記第１リッジの上
   で前記第１リッジと適合するような形状の上方向に突起
   した第２リッジ（７８）を有し、 前記第３リッジ（８０）は、前記第２リッジの上でそれ
   に適合した形状であることを特徴とする請求項１の素
   子。
3. 【請求項３】 対向する上部表面と下部表面とを有する
   半導体材料製の基板（４０）と、 前記基板（４０）は、ソース領域（６０）とチャネル領
   域（７０）とドレイン領域（４０）とを前記上部表面に
   隣接して有し、 前記ドレイン領域（４０）は、底部表面にまで延び、か
   つ、前記ソース領域（６０）とチャネル領域（７０）の
   下に形成され、 前記ソース領域（６０）は、前記ドレイン領域（４０）
   とｐ−ｎ接合を形成する第１ドープ領域（６２）内に形
   成され、 前記ドレイン領域（４０）と同一の導電型であるが、よ
   り高い導電性を有し、前記底部表面に沿って延び、前記
   上部表面から離間している第２領域（４８）と、 前記第２領域と前記上部表面との間の距離（Ａ）は、前
   記ドレイン領域が、前記上部表面に隣接する場所で、前
   記ソース領域の下のｐ−ｎ接合部（６６）と前記第２領
   域との間隔（Ｂ）よりも小さいことを特徴とするＭＯＳ
   デバイス。
4. 【請求項４】 上部表面と底部表面とを有する基板（４
   ０）と、 前記基板（４０）は、 （Ａ）前記上部表面の第１部分から延び、前記第１部分
   から前記底部表面の下方向に向かって延び、前記第１導
   電型である第１領域（４０）と、 （Ｂ）前記基板内で前記上部表面で前記底部表面から離
   間して形成された第２導電型の第２領域（６２）と、 前記第２領域は、前記第１領域と第１ｐ−ｎ接合を形成
   し、 前記第１ｐ−ｎ接合は、前記上部表面と第１インタセプ
   トを有し、 （Ｃ）前記第２領域（６２）内に形成され、第２領域と
   第２ｐ−ｎ接合を形成する第１導電型の第３領域（６
   ０）と、 前記第２ｐ−ｎ接合は、前記上部表面と第２インタセプ
   トを有し、 （Ｄ）前記上部表面の前記第１インタセプトと前記第２
   インタセプトと前記第１部分との上に形成されたゲート
   電極（５８）と、 前記基板内で、前記第２領域から離間し、前記第１領域
   の下に形成され、前記第１領域の延長部を形成する第１
   導電型の第４領域（４８）と、 前記第３領域は、前記第１領域よりもより高い導電性を
   有し、前記第４領域は、前記第４領域と前記上部表面と
   の間の垂直距離（Ａ）が、前記上部表面の前記第１部分
   の下では、前記第２領域と前記第４領域との間隔（Ｂ）
   よりも小さいことを特徴とするＭＯＳデバイス。
5. 【請求項５】 前記上部表面と底部表面は、前記上部表
   面の第１部分の下に形成された前記底部表面内の上方向
   に突起した突起部を除いてほぼ平行で、 前記第４領域は、前記底部表面の形状に合わせた層形状
   をしていることを特徴とする請求項４の素子。
6. 【請求項６】 複数のウェルを有する半導体チップを有
   する集積回路において、 前記ウェルは、底壁から上方向に延びた側壁とを有し、
   前記底壁と側壁とは、絶縁材料で形成され、前記各ウェ
   ル内に形成された第１導電型の半導体材料製の基板と、 前記基板は、上部表面と、前記基板内に前記底壁に沿っ
   て形成された第１ドープ領域と、 前記基板内に前記上部表面に沿って形成され、前記第１
   ドープ領域から垂直方向に離間した第２ドープ領域と、 前記第１領域は、前記側壁から離間し、前記基板の底部
   に沿って、前記第１ドープ領域と前記基板との上部表面
   との間の可変の距離を提供するような垂直方向に突起し
   た突起部を有することを特徴とする集積回路。
7. 【請求項７】 前記第１ウェル内において、前記第１領
   域は、前記第１導電型で、 前記第１ウェルは、ＤＭＯＳ素子を有し、 前記第２ウェル内において、 前記第１領域は第２導電型で、前記第２ウェルはｐ−ｎ
   −ｐ素子を有することを特徴とする請求項６の回路。