JPH0720491A - 液晶表示装置とその製造方法 - Google Patents
液晶表示装置とその製造方法Info
- Publication number
- JPH0720491A JPH0720491A JP15042093A JP15042093A JPH0720491A JP H0720491 A JPH0720491 A JP H0720491A JP 15042093 A JP15042093 A JP 15042093A JP 15042093 A JP15042093 A JP 15042093A JP H0720491 A JPH0720491 A JP H0720491A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- forming
- drain
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 230000001681 protective effect Effects 0.000 claims abstract description 56
- 238000005530 etching Methods 0.000 claims abstract description 24
- 239000000463 material Substances 0.000 claims abstract description 12
- 238000000059 patterning Methods 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 8
- 239000002184 metal Substances 0.000 claims abstract description 8
- 239000011248 coating agent Substances 0.000 claims abstract 4
- 238000000576 coating method Methods 0.000 claims abstract 4
- 239000010408 film Substances 0.000 claims description 129
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 5
- 239000010409 thin film Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000011109 contamination Methods 0.000 abstract description 4
- 150000002739 metals Chemical class 0.000 abstract description 2
- 238000001259 photo etching Methods 0.000 abstract description 2
- 230000002441 reversible effect Effects 0.000 abstract description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 20
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- -1 for example Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 製造過程におけるＩＴＯの汚染を防止し、表
示品位の低下や消費電力の増大を防止する。 【構成】 ＩＴＯ成膜直後にメタルの保護膜（３０）を
被覆し、この保護膜（３０）を介して表示電極（１４）
とソース電極（１９）が接続する構造と、ＴＦＴ形成
後、保護膜（３０）を除去して表示電極（１４）を露出
させる製造方法により、上記目的を達成する。
示品位の低下や消費電力の増大を防止する。 【構成】 ＩＴＯ成膜直後にメタルの保護膜（３０）を
被覆し、この保護膜（３０）を介して表示電極（１４）
とソース電極（１９）が接続する構造と、ＴＦＴ形成
後、保護膜（３０）を除去して表示電極（１４）を露出
させる製造方法により、上記目的を達成する。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置およびその
製造方法に関し、更に詳しく言えば、スイッチング素子
として薄膜トランジスタ（以下、ＴＦＴと略す）を用い
た、アクティブマトリクス型の液晶表示装置であって、
ゲート絶縁膜を２層にすることにより、配線交差部及び
ＴＦＴ部の短絡を防止する２層ゲート絶縁膜構造の液晶
表示装置と、その製造方法に関する。
製造方法に関し、更に詳しく言えば、スイッチング素子
として薄膜トランジスタ（以下、ＴＦＴと略す）を用い
た、アクティブマトリクス型の液晶表示装置であって、
ゲート絶縁膜を２層にすることにより、配線交差部及び
ＴＦＴ部の短絡を防止する２層ゲート絶縁膜構造の液晶
表示装置と、その製造方法に関する。
【０００２】
【従来の技術】以下で、従来例に係る液晶表示装置およ
びその製造方法について図６及び図７を参照しながら説
明する。図６は液晶表示装置のＴＦＴ基板側の一部平面
図であり、図７は図６に示されたＡ−Ａ断面図である。
まずガラスなどの透明な絶縁性基板（１０）上に、例え
ばＣｒをスパッタリングしパターニングすることにより
ゲート電極（１１）、補助容量電極（１２）、ゲート電
極（１１）と一体のゲートライン（２１）、補助容量電
極（１２）と一体の補助容量ライン（２２）が形成され
る。続いて全面に、第１のゲート絶縁膜（１３）として
ＳｉＯ2またはＳｉＮXを、ＣＶＤにより積層する。第１
のゲート絶縁膜（１３）上にＩＴＯをスパッタリング
し、パターニングすることにより所定の領域に残して、
表示電極（１４）が形成される。
びその製造方法について図６及び図７を参照しながら説
明する。図６は液晶表示装置のＴＦＴ基板側の一部平面
図であり、図７は図６に示されたＡ−Ａ断面図である。
まずガラスなどの透明な絶縁性基板（１０）上に、例え
ばＣｒをスパッタリングしパターニングすることにより
ゲート電極（１１）、補助容量電極（１２）、ゲート電
極（１１）と一体のゲートライン（２１）、補助容量電
極（１２）と一体の補助容量ライン（２２）が形成され
る。続いて全面に、第１のゲート絶縁膜（１３）として
ＳｉＯ2またはＳｉＮXを、ＣＶＤにより積層する。第１
のゲート絶縁膜（１３）上にＩＴＯをスパッタリング
し、パターニングすることにより所定の領域に残して、
表示電極（１４）が形成される。
【０００３】次に、全面に第２のゲート絶縁膜（１５）
としてＳｉＯ2またはＳｉＮXをＣＶＤで積層し、続い
て、ノンドープのアモルファスシリコン（以下、ａ−Ｓ
ｉと略す）膜（１６）およびＳｉＮXを、いずれもＣＶ
Ｄにより連続で積層する。そして、最上層のＳｉＮ
Xを、前記ゲート電極（１１）に対応する所定の領域を
残してエッチング除去することにより半導体保護膜（１
７）が形成される。
としてＳｉＯ2またはＳｉＮXをＣＶＤで積層し、続い
て、ノンドープのアモルファスシリコン（以下、ａ−Ｓ
ｉと略す）膜（１６）およびＳｉＮXを、いずれもＣＶ
Ｄにより連続で積層する。そして、最上層のＳｉＮ
Xを、前記ゲート電極（１１）に対応する所定の領域を
残してエッチング除去することにより半導体保護膜（１
７）が形成される。
【０００４】更に、全面に燐がドーピングされたアモル
ファスシリコン（以下、Ｎ+ａ−Ｓｉと略す）膜（１
８）をＣＶＤで積層し、Ｎ+ａ−Ｓｉ膜（１８）とａ−
Ｓｉ膜（１６）を、同一マスクでパターンエッチするこ
とにより、ＴＦＴの形状が得られる。続いて、表示電極
（１４）上の第２のゲート絶縁膜（１５）をエッチング
除去して、後で形成されるソース電極（１９）とのコン
タクト部が設けられる。
ファスシリコン（以下、Ｎ+ａ−Ｓｉと略す）膜（１
８）をＣＶＤで積層し、Ｎ+ａ−Ｓｉ膜（１８）とａ−
Ｓｉ膜（１６）を、同一マスクでパターンエッチするこ
とにより、ＴＦＴの形状が得られる。続いて、表示電極
（１４）上の第２のゲート絶縁膜（１５）をエッチング
除去して、後で形成されるソース電極（１９）とのコン
タクト部が設けられる。
【０００５】そして、Ａｌなどを積層し、所定のパター
ニングを行うことにより、ドレイン電極（２０）、ドレ
インライン（２３）及びソース電極（１９）が形成され
る。続いてドレイン電極（２０）及びソース電極（１
９）をマスクにＮ+ａ−Ｓｉ膜（１８）のセンター部を
エッチング除去して、ドレイン部とソース部に分離され
る。
ニングを行うことにより、ドレイン電極（２０）、ドレ
インライン（２３）及びソース電極（１９）が形成され
る。続いてドレイン電極（２０）及びソース電極（１
９）をマスクにＮ+ａ−Ｓｉ膜（１８）のセンター部を
エッチング除去して、ドレイン部とソース部に分離され
る。
【０００６】以上、説明してきた従来例は、例えば特開
平3-114028号公報に示されている。
平3-114028号公報に示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の液晶表示装置及びその製造方法によると、図８に示
されるように、第２のゲート絶縁膜（１５）であるＳｉ
ＮXの成膜工程において、ＩＴＯの表示電極（１４）が
露出している。このため、ＳｉＮXをＣＶＤで成膜する
際、用いられる材料ガス〔例えばシラン(SiH4)や、アン
モニア(NH3) 〕中に含まれる水素（Ｈ）によって、ＩＴ
Ｏが還元され、表示電極（１４）が薄茶色に着色され
て、透過率の低下、表示品位の悪化などの問題が生じて
いた。
来の液晶表示装置及びその製造方法によると、図８に示
されるように、第２のゲート絶縁膜（１５）であるＳｉ
ＮXの成膜工程において、ＩＴＯの表示電極（１４）が
露出している。このため、ＳｉＮXをＣＶＤで成膜する
際、用いられる材料ガス〔例えばシラン(SiH4)や、アン
モニア(NH3) 〕中に含まれる水素（Ｈ）によって、ＩＴ
Ｏが還元され、表示電極（１４）が薄茶色に着色され
て、透過率の低下、表示品位の悪化などの問題が生じて
いた。
【０００８】一般にＩＴＯ膜は、その表面に水などが吸
着し、汚染されやすい性質があるため、ＩＴＯの表示電
極（１４）が、第２のゲート絶縁膜（１５）の成膜工程
までに汚染される。汚染されたＩＴＯ膜表面ではエッチ
ングレートが高い。そのため、表示電極（１４）上の第
２のゲート絶縁膜（１５）をエッチングする際、表示電
極（１４）との界面でエッチングが早く進むので、図９
に示すように、第２のゲート絶縁膜（１５）がエッジ部
で逆テーパ形状になり、ソース電極（１９）の膜剥がれ
やクラックが生じて、表示電極（１４）との接続不良が
生じる。
着し、汚染されやすい性質があるため、ＩＴＯの表示電
極（１４）が、第２のゲート絶縁膜（１５）の成膜工程
までに汚染される。汚染されたＩＴＯ膜表面ではエッチ
ングレートが高い。そのため、表示電極（１４）上の第
２のゲート絶縁膜（１５）をエッチングする際、表示電
極（１４）との界面でエッチングが早く進むので、図９
に示すように、第２のゲート絶縁膜（１５）がエッジ部
で逆テーパ形状になり、ソース電極（１９）の膜剥がれ
やクラックが生じて、表示電極（１４）との接続不良が
生じる。
【０００９】また表示電極（１４）が汚染されると、ソ
ース電極（１９）との接続部でコンタクト抵抗が上昇す
る問題もあった。
ース電極（１９）との接続部でコンタクト抵抗が上昇す
る問題もあった。
【００１０】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、絶縁性基板（１０）上に設けられたゲート
電極（１１）、補助容量電極（１２）、ゲートライン
（２１）及び補助容量ライン（２２）と、これらを被覆
する第１のゲート絶縁膜（１３）と、ゲート絶縁膜（１
３）上の表示領域に設けられた表示電極（１４）と、ゲ
ート絶縁膜（１３）上の表示領域外に設けられた第２の
ゲート絶縁膜（１５）と、第２のゲート絶縁膜（１５）
上の前記ゲート電極（１１）に対応する部分に形成され
たａ−Ｓｉ膜（１６）、ａ−Ｓｉ膜（１６）の両端に形
成されたＮ+ａ−Ｓｉ膜（１８）、ａ−Ｓｉ膜（１６）
とＮ+ａ−Ｓｉ膜（１８）の間に形成された半導体保護
膜（１７）、一方のＮ+ａ−Ｓｉ膜（１８）に被覆して
形成されたドレイン電極（２０）、もう一方のＮ+ａ−
Ｓｉ膜（１８）を被覆し、導電性の保護膜（３０）を介
して、表示電極（１４）に接続されるソース電極（１
９）と、ドレイン電極（２０）と一体のドレインライン
（２３）からなる構造と、ゲート電極（１１）、ゲート
ライン（２１）、補助容量電極（１２）及び補助容量ラ
イン（２２）を被覆して絶縁性基板（１０）上に設けら
れた第１のゲート絶縁膜（１３）上に、ＩＴＯ膜及び導
電性の保護膜（３０）を形成する工程と、ＩＴＯ膜およ
び保護膜（３０）を同一のマスクでパターニングするこ
とにより、ＴＦＴと電気的に接続される予定の、保護膜
（３０）が被覆された表示電極（１４）を形成する工程
と、保護膜（３０）が被覆された表示電極（１４）を含
めた第１のゲート絶縁膜（１３）上に、還元性ガスを活
用して第２のゲート絶縁膜（１５）を形成する工程と、
第２のゲート絶縁膜（１５）上に、Ｓｉを主体とした半
導体層を形成する工程と、前記保護膜（３０）が被覆さ
れた表示電極（１４）上の前記第２のゲート絶縁膜（１
５）をエッチング除去する工程と、前記半導体層の一端
を被覆するドレイン電極（２０）、前記半導体層の他の
一端を被覆し、前記保護膜（３０）が被覆された表示電
極（１４）と電気的に接続されるソース電極（１９）、
及びドレイン電極（２０）と一体のドレインライン（２
３）を形成する工程と、前記ソース電極（１９）にセル
フアラインして、前記表示電極（１４）上の保護膜（３
０）をエッチング除去する工程とを有する製造方法によ
り、前記課題を解決するものである。
みて成され、絶縁性基板（１０）上に設けられたゲート
電極（１１）、補助容量電極（１２）、ゲートライン
（２１）及び補助容量ライン（２２）と、これらを被覆
する第１のゲート絶縁膜（１３）と、ゲート絶縁膜（１
３）上の表示領域に設けられた表示電極（１４）と、ゲ
ート絶縁膜（１３）上の表示領域外に設けられた第２の
ゲート絶縁膜（１５）と、第２のゲート絶縁膜（１５）
上の前記ゲート電極（１１）に対応する部分に形成され
たａ−Ｓｉ膜（１６）、ａ−Ｓｉ膜（１６）の両端に形
成されたＮ+ａ−Ｓｉ膜（１８）、ａ−Ｓｉ膜（１６）
とＮ+ａ−Ｓｉ膜（１８）の間に形成された半導体保護
膜（１７）、一方のＮ+ａ−Ｓｉ膜（１８）に被覆して
形成されたドレイン電極（２０）、もう一方のＮ+ａ−
Ｓｉ膜（１８）を被覆し、導電性の保護膜（３０）を介
して、表示電極（１４）に接続されるソース電極（１
９）と、ドレイン電極（２０）と一体のドレインライン
（２３）からなる構造と、ゲート電極（１１）、ゲート
ライン（２１）、補助容量電極（１２）及び補助容量ラ
イン（２２）を被覆して絶縁性基板（１０）上に設けら
れた第１のゲート絶縁膜（１３）上に、ＩＴＯ膜及び導
電性の保護膜（３０）を形成する工程と、ＩＴＯ膜およ
び保護膜（３０）を同一のマスクでパターニングするこ
とにより、ＴＦＴと電気的に接続される予定の、保護膜
（３０）が被覆された表示電極（１４）を形成する工程
と、保護膜（３０）が被覆された表示電極（１４）を含
めた第１のゲート絶縁膜（１３）上に、還元性ガスを活
用して第２のゲート絶縁膜（１５）を形成する工程と、
第２のゲート絶縁膜（１５）上に、Ｓｉを主体とした半
導体層を形成する工程と、前記保護膜（３０）が被覆さ
れた表示電極（１４）上の前記第２のゲート絶縁膜（１
５）をエッチング除去する工程と、前記半導体層の一端
を被覆するドレイン電極（２０）、前記半導体層の他の
一端を被覆し、前記保護膜（３０）が被覆された表示電
極（１４）と電気的に接続されるソース電極（１９）、
及びドレイン電極（２０）と一体のドレインライン（２
３）を形成する工程と、前記ソース電極（１９）にセル
フアラインして、前記表示電極（１４）上の保護膜（３
０）をエッチング除去する工程とを有する製造方法によ
り、前記課題を解決するものである。
【００１１】
【作 用】ＩＴＯ膜の形成後に、導電性の保護膜（３
０）（例えばＣｒやＭｏ）を形成することにより、Ｓｉ
ＮXの第２のゲート絶縁膜（１５）をＣＶＤで成膜する
際の、ＩＴＯの水素による還元や水の吸着などによる汚
染が防止される。これにより、ＩＴＯ膜が薄茶色に変色
して透過率が低下する、コンタクト抵抗が上昇する、と
いった問題を防ぐことができる。また、表示電極（１
４）上の第２のゲート絶縁膜（１５）をエッチングし
て、コンタクトホールを形成する際、エッチングレート
の違いによってエッジ部が逆テーパ形状になることが防
止でき、ＴＦＴと表示電極（１４）との良好なコンタク
トが得られる。
０）（例えばＣｒやＭｏ）を形成することにより、Ｓｉ
ＮXの第２のゲート絶縁膜（１５）をＣＶＤで成膜する
際の、ＩＴＯの水素による還元や水の吸着などによる汚
染が防止される。これにより、ＩＴＯ膜が薄茶色に変色
して透過率が低下する、コンタクト抵抗が上昇する、と
いった問題を防ぐことができる。また、表示電極（１
４）上の第２のゲート絶縁膜（１５）をエッチングし
て、コンタクトホールを形成する際、エッチングレート
の違いによってエッジ部が逆テーパ形状になることが防
止でき、ＴＦＴと表示電極（１４）との良好なコンタク
トが得られる。
【００１２】
【実施例】続いて、本発明の実施例である液晶表示装置
とその製造方法を説明する。図１は本発明の実施例を示
す液晶表示装置の断面図であり、図６に従来例として示
された平面図のＡ−Ａ線に沿った部分に相当し、従来と
共通のものについては、符号は同じものを使用してい
る。
とその製造方法を説明する。図１は本発明の実施例を示
す液晶表示装置の断面図であり、図６に従来例として示
された平面図のＡ−Ａ線に沿った部分に相当し、従来と
共通のものについては、符号は同じものを使用してい
る。
【００１３】図１に示された実施例の特徴は、後述する
製造方法の説明から明かになるが、ＩＴＯで形成された
表示電極（１４）とソース電極（１９）の接続部に、Ｃ
ｒ、Ａｌ、Ｍｏ等のメタル性の保護膜（３０）が介在し
ている点である。即ち、表示電極（１４）のＩＴＯを形
成した直後に、全面に設けられた保護膜（３０）が、ソ
ース電極（１９）にセルフアラインしてエッチング除去
されるために、表示電極（１４）とソース電極（１９）
の接続部に残存することによっている。表示電極（１
４）上に保護膜（３０）が被覆されていることにより、
上層のゲート絶縁膜（１５）にコンタクトホールを形成
する際、膜中と界面でエッチングレートが等しくなるた
め、エッジ部が逆テーパー形状にならない。
製造方法の説明から明かになるが、ＩＴＯで形成された
表示電極（１４）とソース電極（１９）の接続部に、Ｃ
ｒ、Ａｌ、Ｍｏ等のメタル性の保護膜（３０）が介在し
ている点である。即ち、表示電極（１４）のＩＴＯを形
成した直後に、全面に設けられた保護膜（３０）が、ソ
ース電極（１９）にセルフアラインしてエッチング除去
されるために、表示電極（１４）とソース電極（１９）
の接続部に残存することによっている。表示電極（１
４）上に保護膜（３０）が被覆されていることにより、
上層のゲート絶縁膜（１５）にコンタクトホールを形成
する際、膜中と界面でエッチングレートが等しくなるた
め、エッジ部が逆テーパー形状にならない。
【００１４】保護膜（３０）の材料としては、Ｃｒ、Ａ
ｌ、Ｍｏ等のメタルを用いる。Ｃｒは耐浸食性や耐熱性
などの点で優れているが、比抵抗が５０μΩ・ｃｍと高
い。そのため、保護膜（３０）としてＣｒを用いると、
コンタクト抵抗の上昇を招きかねない。一方、ＡｌやＭ
ｏは耐浸食性や耐熱性に問題があるが、比抵抗がそれぞ
れ３μΩ・ｃｍ、２０μΩ・ｃｍと低く、コンタクト抵
抗の上昇を防ぐことができる。ＡｌやＭｏを用いて、ド
レイン及びソース配線と、保護膜（３０）を同一材料で
形成すれば、ドレイン電極（２０）、ドレインライン
（２３）、及びソース電極（１９）のパターニングの際
に、同時に、表示電極（１４）上の保護膜（３０）をエ
ッチング除去できるという製造上の利点がある。また、
構造上でも、ソース電極（１９）と保護膜（３０）の区
別がなくなり、良好なコンタクトが得られる。
ｌ、Ｍｏ等のメタルを用いる。Ｃｒは耐浸食性や耐熱性
などの点で優れているが、比抵抗が５０μΩ・ｃｍと高
い。そのため、保護膜（３０）としてＣｒを用いると、
コンタクト抵抗の上昇を招きかねない。一方、ＡｌやＭ
ｏは耐浸食性や耐熱性に問題があるが、比抵抗がそれぞ
れ３μΩ・ｃｍ、２０μΩ・ｃｍと低く、コンタクト抵
抗の上昇を防ぐことができる。ＡｌやＭｏを用いて、ド
レイン及びソース配線と、保護膜（３０）を同一材料で
形成すれば、ドレイン電極（２０）、ドレインライン
（２３）、及びソース電極（１９）のパターニングの際
に、同時に、表示電極（１４）上の保護膜（３０）をエ
ッチング除去できるという製造上の利点がある。また、
構造上でも、ソース電極（１９）と保護膜（３０）の区
別がなくなり、良好なコンタクトが得られる。
【００１５】また、図１には、他の実施例であるドレイ
ン補助ライン（２４）が示されている。ドレイン補助ラ
イン（２４）は、ドレインライン（２３）が製造上の理
由、例えばゴミ等により断線した場合の救済を目的とし
て設けられたものであり、第２のゲート絶縁膜（１５）
に形成されたコンタクトラインによって、ドレインライ
ン（２３）の下部に接続されている。ドレイン補助ライ
ン（２４）は、ＩＴＯと、ＩＴＯ上に被覆された保護膜
（３０）と同一材料であるメタルの２層構造であり、表
示電極（１４）及び保護膜（３０）と同時に形成され
る。ＩＴＯは比抵抗が２００〜３００μΩ・ｃｍと高
く、配線には向いていないが、上層にメタルを被覆して
２層とすることにより、配線に用いることが可能とな
る。
ン補助ライン（２４）が示されている。ドレイン補助ラ
イン（２４）は、ドレインライン（２３）が製造上の理
由、例えばゴミ等により断線した場合の救済を目的とし
て設けられたものであり、第２のゲート絶縁膜（１５）
に形成されたコンタクトラインによって、ドレインライ
ン（２３）の下部に接続されている。ドレイン補助ライ
ン（２４）は、ＩＴＯと、ＩＴＯ上に被覆された保護膜
（３０）と同一材料であるメタルの２層構造であり、表
示電極（１４）及び保護膜（３０）と同時に形成され
る。ＩＴＯは比抵抗が２００〜３００μΩ・ｃｍと高
く、配線には向いていないが、上層にメタルを被覆して
２層とすることにより、配線に用いることが可能とな
る。
【００１６】以下で、図１に示された実施例の製造方法
を図２から図５を用いて説明する。 （図２の説明）ガラスなどの絶縁性基板（１０）上に、
例えばＣｒを約１０００Åの厚さにスパッタリングし、
パターニングすることにより、ゲート電極（１１）、補
助容量電極（１２）、及び、ゲート電極（１１）と一体
のゲートライン（２１）、補助容量電極（１２）と一体
の補助容量ライン（２２）が形成される。次に、ＳｉＮ
XまたはＳｉＯ2をＣＶＤにより２０００〜４０００Å積
層して、これを第１のゲート絶縁膜（１３）とする。
を図２から図５を用いて説明する。 （図２の説明）ガラスなどの絶縁性基板（１０）上に、
例えばＣｒを約１０００Åの厚さにスパッタリングし、
パターニングすることにより、ゲート電極（１１）、補
助容量電極（１２）、及び、ゲート電極（１１）と一体
のゲートライン（２１）、補助容量電極（１２）と一体
の補助容量ライン（２２）が形成される。次に、ＳｉＮ
XまたはＳｉＯ2をＣＶＤにより２０００〜４０００Å積
層して、これを第１のゲート絶縁膜（１３）とする。
【００１７】続いて、表示電極（１４）の材料であるＩ
ＴＯと保護膜（３０）の材料であるＣｒを、スパッタリ
ングにより連続で形成する。本工程は、本発明の特徴と
する所であり、ＩＴＯ上に保護膜（３０）を形成するも
のであり、保護膜（３０）は、ＩＴＯを被着した直後に
形成されるので、後に続く工程でのＩＴＯの汚染が防止
される。なお、保護膜（３０）の材料はＣｒに限らず、
Ａｌ、Ｍｏなどでも良いことは前述の通りである。 （図３の説明）Ｃｒ及びＩＴＯを同一のマスクでパター
ンニングすることにより、表示領域及びドレインライン
（２３）が形成される予定の領域に残し、保護膜（３
０）が被覆された表示電極（１４）とドレイン補助ライ
ン（２４）が形成される。
ＴＯと保護膜（３０）の材料であるＣｒを、スパッタリ
ングにより連続で形成する。本工程は、本発明の特徴と
する所であり、ＩＴＯ上に保護膜（３０）を形成するも
のであり、保護膜（３０）は、ＩＴＯを被着した直後に
形成されるので、後に続く工程でのＩＴＯの汚染が防止
される。なお、保護膜（３０）の材料はＣｒに限らず、
Ａｌ、Ｍｏなどでも良いことは前述の通りである。 （図３の説明）Ｃｒ及びＩＴＯを同一のマスクでパター
ンニングすることにより、表示領域及びドレインライン
（２３）が形成される予定の領域に残し、保護膜（３
０）が被覆された表示電極（１４）とドレイン補助ライ
ン（２４）が形成される。
【００１８】次に、全面に第２のゲート絶縁膜（１５）
としてＳｉＮXまたはＳｉＯ2を、ＣＶＤにより約２００
０〜４０００Åの厚さに積層し、引き続いて、ＣＶＤに
よりａ−Ｓｉ膜（１６）を約１０００Å、ＳｉＮXを約
２５００Åの厚さに連続で成膜する。そして、最上層の
ＳｉＮXに所定のパターニングを行うことによりＴＦＴ
の半導体保護膜（１７）が形成される。 （図４の説明）次に、Ｎ+ａ−Ｓｉ膜（１８）を５００
Å程度の膜厚にＣＶＤ成膜した後、Ｎ+ａ−Ｓｉ膜（１
８）及びａ−Ｓｉ膜（１６）に同一のパターニングを行
って、ＴＦＴ部に残す。 （図５の説明）続いて、表示電極（１４）上及びドレイ
ン補助ライン（２４）上の第２のゲート絶縁膜（１５）
をエッチング除去することにより、保護膜（３０）が被
覆された表示電極（１４）と、ドレイン補助ライン（２
４）が露出される。ドレイン補助ライン（２４）は、後
で形成されるドレインライン（２３）と接触される。
としてＳｉＮXまたはＳｉＯ2を、ＣＶＤにより約２００
０〜４０００Åの厚さに積層し、引き続いて、ＣＶＤに
よりａ−Ｓｉ膜（１６）を約１０００Å、ＳｉＮXを約
２５００Åの厚さに連続で成膜する。そして、最上層の
ＳｉＮXに所定のパターニングを行うことによりＴＦＴ
の半導体保護膜（１７）が形成される。 （図４の説明）次に、Ｎ+ａ−Ｓｉ膜（１８）を５００
Å程度の膜厚にＣＶＤ成膜した後、Ｎ+ａ−Ｓｉ膜（１
８）及びａ−Ｓｉ膜（１６）に同一のパターニングを行
って、ＴＦＴ部に残す。 （図５の説明）続いて、表示電極（１４）上及びドレイ
ン補助ライン（２４）上の第２のゲート絶縁膜（１５）
をエッチング除去することにより、保護膜（３０）が被
覆された表示電極（１４）と、ドレイン補助ライン（２
４）が露出される。ドレイン補助ライン（２４）は、後
で形成されるドレインライン（２３）と接触される。
【００１９】次に、配線材料として例えばＡｌを８００
０Åの膜厚で形成しパターニングすることにより、Ｎ+
ａ−Ｓｉ膜（１８）の一端を被覆するドレイン電極（２
０）、Ｎ+ａ−Ｓｉ膜（１８）の他の一端を被覆し、保
護膜（３０）が被覆された表示電極（１４）に接続する
ソース電極（１９）、ドレイン電極（２０）と一体のド
レインライン（２３）が形成される。配線材料として
は、下層が１０００ÅのＭｏ、上層が７０００ÅのＡｌ
でなる２層構造でもよい。
０Åの膜厚で形成しパターニングすることにより、Ｎ+
ａ−Ｓｉ膜（１８）の一端を被覆するドレイン電極（２
０）、Ｎ+ａ−Ｓｉ膜（１８）の他の一端を被覆し、保
護膜（３０）が被覆された表示電極（１４）に接続する
ソース電極（１９）、ドレイン電極（２０）と一体のド
レインライン（２３）が形成される。配線材料として
は、下層が１０００ÅのＭｏ、上層が７０００ÅのＡｌ
でなる２層構造でもよい。
【００２０】そして、表示電極（１４）上の保護膜（３
０）を、ソース電極（１９）にセルフアラインしてエッ
チング除去することにより、表示電極（１４）が露出さ
れる。また、ドレイン電極（２０）及びソース電極（１
９）をマスクとして、Ｎ+ａ−Ｓｉ膜（１８）のセンタ
ー部をエッチング除去することにより、ドレイン部とソ
ース部に分離されて、図１に示される構造となる。
０）を、ソース電極（１９）にセルフアラインしてエッ
チング除去することにより、表示電極（１４）が露出さ
れる。また、ドレイン電極（２０）及びソース電極（１
９）をマスクとして、Ｎ+ａ−Ｓｉ膜（１８）のセンタ
ー部をエッチング除去することにより、ドレイン部とソ
ース部に分離されて、図１に示される構造となる。
【００２１】
【発明の効果】以上の説明から明らかなように、ＩＴＯ
の表示電極が基板製造の比較的早い段階で形成される場
合、表示電極を保護膜で被覆した状態で各パターン形成
を行うことで、プラズマ成膜やホトエッチによる表示電
極の汚染が防止される。また、これにより、絶縁膜をエ
ッチングしてコンタクトホールを形成する際、保護膜と
の界面におけるエッチングレートの上昇が防止されるた
め、エッジ部が逆テーパー形状にならず、ソース電極の
膜剥がれやクラックが防止される。また、ＩＴＯの汚染
によって生じていた、ソース電極と表示電極との接触不
良が改善される。
の表示電極が基板製造の比較的早い段階で形成される場
合、表示電極を保護膜で被覆した状態で各パターン形成
を行うことで、プラズマ成膜やホトエッチによる表示電
極の汚染が防止される。また、これにより、絶縁膜をエ
ッチングしてコンタクトホールを形成する際、保護膜と
の界面におけるエッチングレートの上昇が防止されるた
め、エッジ部が逆テーパー形状にならず、ソース電極の
膜剥がれやクラックが防止される。また、ＩＴＯの汚染
によって生じていた、ソース電極と表示電極との接触不
良が改善される。
【００２２】そして、ＴＦＴの形成後に保護膜をエッチ
ング除去して表示電極を露出させることにより、表示品
位の悪化や消費電力の増大が防止された液晶表示装置が
得られることになる。また、マスク数を増やすことな
く、ドレインラインと接続するドレイン補助ラインを形
成でき、断線による不良が低減される。
ング除去して表示電極を露出させることにより、表示品
位の悪化や消費電力の増大が防止された液晶表示装置が
得られることになる。また、マスク数を増やすことな
く、ドレインラインと接続するドレイン補助ラインを形
成でき、断線による不良が低減される。
【図１】本発明の実施例に係る液晶表示装置の断面図で
ある。
ある。
【図２】本発明の実施例に係る液晶表示装置の製造方法
を示す断面図である。
を示す断面図である。
【図３】本発明の実施例に係る液晶表示装置の製造方法
を示す断面図である。
を示す断面図である。
【図４】本発明の実施例に係る液晶表示装置の製造方法
を示す断面図である。
を示す断面図である。
【図５】本発明の実施例に係る液晶表示装置の製造方法
を示す断面図である。
を示す断面図である。
【図６】従来の液晶表示装置の平面図である。
【図７】図６のＡ−Ａ線に沿う断面図である。
【図８】従来の液晶表示装置の製造方法を示す断面図で
ある。
ある。
【図９】従来の液晶表示装置の製造方法を示す断面図で
ある。
ある。
１０ 透明な絶縁性基板 １１ ゲート電極 １２ 補助容量電極 １３ 第１のゲート絶縁膜 １４ 表示電極 １５ 第２のゲート絶縁膜 １６ ａ−Ｓｉ膜 １７ 半導体保護膜 １８ Ｎ+ａ−Ｓｉ膜 １９ ソース電極 ２０ ドレイン電極 ２１ ゲートライン ２２ 補助容量ライン ２３ ドレインライン ２４ ドレイン補助ライン ３０ 保護膜
Claims (5)
- 【請求項１】 透明な絶縁性基板上に設けられた複数の
ゲートラインと、該ゲートラインと交差して設けられた
複数のドレインラインと、該ゲートラインと該ドレイン
ラインとの交点に設けられたゲート電極、ドレイン電
極、ソース電極及び半導体層よりなる薄膜トランジスタ
と、該ソース電極と電気的に接続し、透明導電性の表示
電極とからなる液晶表示装置において、 前記表示電極と前記ソース電極は、導電性の保護膜を介
して接続されていることを特徴とする液晶表示装置。 - 【請求項２】 前記ドレインラインの下層に、前記ドレ
インラインと電気的に接続されたドレイン補助ラインが
設けられ、該ドレイン補助ラインは、前記表示電極と同
一の透明導電材料、及び前記保護膜と同一の導電性材料
で構成されていることを特徴とする請求項１記載の液晶
表示装置。 - 【請求項３】 透明な絶縁性基板上に複数のゲート電極
および該ゲート電極と一体のゲートラインを形成する工
程と、 全面に第１のゲート絶縁膜を形成する工程と、 全面にＩＴＯ膜を被覆形成する工程と、 該ＩＴＯ膜上に、導電性の保護膜を被覆形成する工程
と、 該ＩＴＯ膜および該保護膜を同一マスクでパターニング
し、保護膜が被覆された表示電極を形成する工程と、 全面に第２のゲート絶縁膜を形成する工程と、 該第２のゲート絶縁膜上の前記ゲート電極に対応する領
域に半導体層を形成する工程と、 前記第２のゲート絶縁膜の、前記保護膜が被覆された表
示電極上の少なくとも一部をエッチング除去する工程
と、 全面にメタル層を被覆形成する工程と、 該メタル層をパターニングして、前記ゲートラインと交
差するドレインライン、該ドレインラインと一体で、前
記半導体層の一端に被覆されるドレイン電極、及び前記
保護膜が被覆された表示電極に電気的に接続し、前記半
導体層の別の一端に被覆されるソース電極を形成する工
程と、 該ソース電極にセルフアラインして前記保護膜をエッチ
ング除去し、前記表示電極を露出する工程とを少なくと
も有する液晶表示装置の製造方法。 - 【請求項４】 透明な絶縁性基板上に複数のゲート電極
および該ゲート電極と一体のゲートラインを形成する工
程と、 全面に第１のゲート絶縁膜を形成する工程と、 全面にＩＴＯ膜を被覆形成する工程と、 該ＩＴＯ膜上に、導電性の保護膜を被覆形成する工程
と、 該ＩＴＯ膜および該保護膜を同一マスクでパターニング
し、保護膜が被覆された表示電極と、前記ゲートライン
と交差するドレイン補助ラインを形成する工程と、 全面に第２のゲート絶縁膜を形成する工程と、 該第２のゲート絶縁膜上の前記ゲート電極に対応する領
域に半導体層を形成する工程と、 前記第２のゲート絶縁膜の、前記保護膜が被覆された表
示電極上の少なくとも一部、及び前記ドレイン補助ライ
ン上の少なくとも一部をエッチング除去する工程と、 全面にメタル層を被覆形成する工程と、 該メタル層をパターニングして、前記ドレイン補助ライ
ンに接続され、前記ゲートラインと交差するドレインラ
イン、該ドレインラインと一体で前記半導体層の一端に
被覆されるドレイン電極、及び前記保護膜が被覆された
表示電極に電気的に接続し、前記半導体層の別の一端に
被覆されるソース電極とを形成する工程と、 該ソース電極にセルフアラインして前記保護膜をエッチ
ング除去し、前記表示電極を露出する工程とを少なくと
も有する液晶表示装置の製造方法。 - 【請求項５】 前記保護膜は前記ソース電極と同一材料
であり、前記メタル層をパターニングの際に、同時にエ
ッチング除去することを特徴とする請求項３または請求
項４記載の液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15042093A JPH0720491A (ja) | 1993-06-22 | 1993-06-22 | 液晶表示装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15042093A JPH0720491A (ja) | 1993-06-22 | 1993-06-22 | 液晶表示装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0720491A true JPH0720491A (ja) | 1995-01-24 |
Family
ID=15496554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15042093A Pending JPH0720491A (ja) | 1993-06-22 | 1993-06-22 | 液晶表示装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720491A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008151826A (ja) * | 2006-12-14 | 2008-07-03 | Epson Imaging Devices Corp | 液晶表示装置及びその製造方法 |
| US8031283B2 (en) | 2008-01-31 | 2011-10-04 | Mitsubishi Electric Corporation | Active matrix substrate and method of manufacturing the same |
-
1993
- 1993-06-22 JP JP15042093A patent/JPH0720491A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008151826A (ja) * | 2006-12-14 | 2008-07-03 | Epson Imaging Devices Corp | 液晶表示装置及びその製造方法 |
| US8031283B2 (en) | 2008-01-31 | 2011-10-04 | Mitsubishi Electric Corporation | Active matrix substrate and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100445286B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
| US7034335B2 (en) | ITO film contact structure, TFT substrate and manufacture thereof | |
| US6642580B1 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| US5978058A (en) | Thin film transistor liquid crystal display with a silicide layer formed inside a contact hole and fabricating process therefor | |
| JPH0219840A (ja) | アクティブマトリクスパネル及びその製造方法 | |
| CN100499084C (zh) | 有源矩阵基片、显示装置及制造有源矩阵基片的方法 | |
| JP2010199556A (ja) | 多層膜の形成方法及び表示パネルの製造方法 | |
| JP4166300B2 (ja) | 液晶表示装置の製造方法 | |
| JPH11352515A (ja) | 液晶表示装置およびその製造方法 | |
| JP2001272698A (ja) | 液晶表示装置の製造方法 | |
| JPS60261174A (ja) | マトリツクスアレ− | |
| JPH0720491A (ja) | 液晶表示装置とその製造方法 | |
| JP2533137B2 (ja) | 薄膜トランジスタマトリクス | |
| USRE39452E1 (en) | TFT substrate with low contact resistance and damage resistant terminals | |
| JP2000029066A (ja) | 表示装置用アレイ基板、及びその製造方法 | |
| JPH0534717A (ja) | 液晶表示装置およびその製造方法 | |
| KR100590755B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR100580397B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| KR100670050B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR100601177B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법 | |
| JP2005141090A (ja) | ゲート端子とリード線を保護する装置及びその方法 | |
| JP2000180890A (ja) | Ｔｆｔアレイ基板及びこれを用いた液晶表示装置並びにｔｆｔアレイ基板の製造方法 | |
| JPH0720490A (ja) | 液晶表示装置とその製造方法 | |
| JPH0527265A (ja) | 液晶表示装置およびその製造方法 | |
| JPH02275417A (ja) | 表示素子用薄膜トランジスタ |