JPH0720582U

JPH0720582U - 半導体試験装置用波形整形回路

Info

Publication number: JPH0720582U
Application number: JP055709U
Authority: JP
Inventors: 和宏山下; 利幸根岸; 政利佐藤; 寛塚原
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1993-09-21
Filing date: 1993-09-21
Publication date: 1995-04-11
Anticipated expiration: 2008-09-21
Also published as: DE4433512A1; JP2590738Y2; DE4433512C2; US5465066A

Abstract

(57)【要約】【目的】半導体試験装置の波形整形回路に於いて、低
速時には、ドライバ出力制御クロックとして使用し、高
速時には、ドライバ波形用・クロックとして使用するク
ロック発生部を備えて、全体として回路規模を縮小し
た、半導体試験装置用波形整形回路を提供する。【構成】インタリーブ部２の後段に、クロック発生用
のパラレルデータをシリアルデータに変換するパラシリ
変換部７を設ける。そして、パラシリ後データか、パラ
シリ前データかを選択するセレクタ部８を設ける。そし
て、合成部９を設けて、発生した複数のクロック発生部
（１１、１２、１３、１４）出力を、フォーマットコン
トロール部３を通じて入力する。そして、当該合成部９
で、所望により、複数クロックを重畳して取り出して、
波形生成することができるようにして、半導体試験装置
用波形整形回路を構成する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は半導体試験装置に於いて、複数のクロックを用いてドライバ用波形等を生成する、半導体試験装置用波形整形回路に関する。

【０００２】

【従来の技術】

従来、半導体試験装置に於いては、高速のクロック発生回路として、ｎ個のクロックをマルチプレックスして、ｎ倍の動作をさせることが行われている。例えば、２倍の動作としては、２ＷＡＹインタリーブであり、４倍の動作としては、４ＷＡＹインタリーブである。

【０００３】通常、半導体試験装置のドライバ用パタン波形の整形回路や、コンパレータ用比較パタン波形の整形回路として上記の高速クロック発生回路が使用されている。今日、被測定デバイスの多ピン化に伴い、これら回路の使用数は増加している（例えば、数百ピン）。また、被測定デバイスの高速化に伴って、これらインタリーブの必要性も増加している。従って、これらの高速クロック発生回路の回路規模は増大化してきている。

【０００４】従来のドライバ用波形整形回路の例として図２にブロック図を示す。

【０００５】先ず、ＲＡＴＥ発生部１から基本クロックを発生する。２ＷＡＹインタリーブ部２では、この基本クロックを受け、奇数用のデータ（ａ）、奇数用のクロック（ｂ）、偶数用のデータ（ｃ）、偶数用のクロック（ｄ）を発生する。

【０００６】次に、クロック発生部１１に於いて、ＣＬＯＣＫ１の発生を行う。タイミングデータメモリ１１１は、指定のサイクル（ａ）（奇数）が設定されたときに、カウンタ遅延回路１１２にその遅延データを設定する。このカウンタ遅延回路１１２は、指定のクロック（ｂ）印加時から、計数のカウントを開始する。計数値が設定値に達すると、アンドゲート１１３が開き、基準クロックＲＥＦ．ＣＬＫを出力する。遅延素子１１３は、端数の値（基準クロックの周期以下）に対応した遅延量の遅延を行い、オアゲート１１９の１入力端に、その出力を印加する。

【０００７】次に、タイミングデータメモリ１１５は、指定のサイクル（ｂ）（偶数）が設定されたときに、カウンタ遅延回路１１６にその遅延データを設定する。このカウンタ遅延回路１１６は、指定のクロック（ｄ）印加時から、計数のカウントを開始する。計数値が設定値に達すると、アンドゲート１１７が開き、基準クロックＲＥＦ．ＣＬＫを出力する。遅延素子１１８は、端数の値（基準クロックの周期以下）に対応した遅延量の遅延を行い、オアゲート１１９の他の入力端に、その出力を印加する。そして、オアゲート１１９で、奇数部と偶数部の発生クロックを合成して、高速クロックを取り出し、ＣＬＯＣＫ１として出力している。

【０００８】同様に、ＣＬＯＣＫ２、ＣＬＯＣＫ３、及びＣＬＯＣＫ４についても高速クロックを生成している（１２、１３、１４）。次に、フォーマットコントロール部３に於いては、これら４種のクロックを基に、制御パタンでゲートを行い、ドライバ制御に必要な波形を整形している。フォーマットコントロール部３の出力は、ＲＳフリップフロップ４と、ＲＳフリップフロップ５に与えられる。ＲＳフリップフロップ４では、Ｓ端子に対するセットタイミングと、Ｒ端子に対するリセットタイミングにより、ドライバ６のパタンデータを生成している。そして、ＲＳフリップフロップ５では、Ｓ端子に対するセットタイミングと、Ｒ端子に対するリセットタイミングにより、ドライバ６の出力制御データ（ドライバエネーブル）を生成している。

【０００９】以上のように、２ＷＡＹインタリーブにより、クロックを倍速動作させ、高速クロックとして取り出している。そして、ＣＬＯＬＫ１から４までの４種のクロックを動作させて、ドライバ制御データやドライバパターンを生成している。図３に、従来のドライバ用クロック発生部のタイミングチャートを示す。

【００１０】奇数クロック（ｂ）のトリガ点から時間Ｔ_C1後に、カウンタ遅延回路１１２から信号が出力し、ゲート１１３を開き、ＲＥＦ．ＣＬＫが出力する。そして、遅延素子１１４において、Ｔ_D1遅延後に信号が取り出され、オアゲート１１９に出力が印加される。この遅延量（Ｔ_C1＋Ｔ_D1）は、奇数データ（ａ）に対応した数値となっている。

【００１１】次に、偶数クロック（ｄ）のトリガ点から時間Ｔ_C2後に、カウンタ遅延回路１１６から信号が出力し、ゲート１１７を開き、ＲＥＦ．ＣＬＫが出力する。そして、遅延素子１１８において、Ｔ_D2遅延後に信号が取り出され、オアゲート１１９に出力が印加される。この遅延量（Ｔ_C2＋Ｔ_D2）は、偶数データ（ｃ）に対応した数値となっている。オアゲート１１９においては、奇数及び偶数の発生クロックが論理和して取り出される。

【００１２】

【考案が解決しようとする課題】

従来の半導体試験装置用波形整形回路は次のような欠点をもっていた。

【００１３】一般に、被測定デバイスについて、高速デバイスのものは、Ｉ／Ｏスプリット（入力専用ピンと出力専用ピンが分離）のものが多い傾向がある。低速デバイスのものは、Ｉ／Ｏ出力制御付きのものが多い傾向がある。従って、高速デバイスを対象に試験を行う場合には、ドライバ出力制御部の回路が不要となる。しかし、従来は、この部分の回路が無駄となっていた。

【００１４】本考案は、上述したような従来の技術が有する問題点に鑑みてなされるものであって、半導体試験装置の波形整形回路に於いて、低速時には、ドライバ出力制御クロックとして使用し、高速時には、ドライバ波形用・クロックとして使用するクロック発生部を備えて、全体として回路規模を縮小した、半導体試験装置用波形整形回路を提供するものである。

【００１５】

【課題を解決するための手段】この考案によれば、半導体試験装置に搭載した、複数のクロックを用いてドライバ用波形等を生成する波形整形回路に於いて、インタリーブ部２の後段に、クロック発生用のパラレルデータをシリアルデータに変換するパラシリ変換部７を設ける。そして、パラシリ後データか、パラシリ前データかを選択するセレクタ部８を設ける。そして、合成部９を設けて、発生した複数のクロック発生部（１１、１２、１３、１４）出力を、フォーマットコントロール部３を通じて入力する。そして、当該合成部９で、所望により、複数クロックを重畳して取り出して、波形生成することができるようにして、半導体試験装置用波形整形回路を構成する。

【００１６】

【作用】

本考案では、波形整形回路に於いて、クロック発生部の入口に、パラシリ変換部を設けて、従来、低速でも常にパラレル動作だった為に、低速時には冗長であった回路を削除することができた。この場合でも、当該合成部９で、所望により、複数クロックを重畳して取り出して、波形生成することができる。このため、合成部９の入力端における信号ＳとＲの組で生成されたパルスと、信号ＬとＴの組とで生成されたパルスとが重畳した波形をドライバパタンとして得られ、インタリーブしたのと同じ効果が得られる。

【００１７】

【実施例】

本考案の実施例について図面を参照して説明する。図１は本考案の１実施例を示すブロック図である。

【００１８】図１に於いて示すように、２ＷＡＹインタリーブ２の後段に、パラシリ変換部７を設ける。パラシリ変換部７の内部は、図４に示す。パラシリ変換部７では、奇数データ（ａ）と偶数データ（ｃ）の２入力信号を受取り、内部において並べ変えて合成し、ＤＡＴＡとして、１信号で出力するものである。このとき、奇数クロック（ｂ）と偶数クロック（ｄ）で整時する。また、奇数クロック（ｂ）と偶数クロック（ｄ）は、論理和をして、ＣＬＫ信号として１信号で出力する。図５に、パラシリ変換部のタイムチャートを示す。パラレルデータ（ａ１）（１番目、３番目、…）と（ｃ１）（２番目、４番目、…）は、シリアルデータＤＡＴＡ（１番目、２番目、３番目、４番目、…）に変換されている。

【００１９】次に、パラシリ変換部７の後段に、セレクタ部８を設ける。もし、選択信号ＳＥＬがハイの場合には、各セレクタ（８１、８２、８３、８４）は従来通り、２ＷＡＹインタリーブの出力信号（ａ，ｂ，ｃ，ｄ）を通過させる。もし、選択信号ＳＥＬがローの場合には、各セレクタ（８１、８２、８３、８４）はパラシリ変換部７の出力（ＤＡＴＡ、ＣＬＫ）を通過させる。

【００２０】次に、セレクタ部の各出力信号は、クロック生成部（１１、１２、１３、１４）に印加する。クロック生成部１１の内部構成は、従来と同様に、タイミングデータメモリ１１１、カウンタ遅延回路１１２、アンドゲート１１３、及び遅延素子１１４により構成されている。但し、インタリーブ用の残り半分（１１５、１１６、１１７、１１８、１１９）は削除している。つまり、本考案によるクロック生成部（１１、１２、１３、１４）は、従来の半分の回路規模で構成している。そして、この部分では、インタリーブ動作を行わない。

【００２１】次に、各発生クロック（ＣＬＯＣＫ１、ＣＬＯＣＫ２、ＣＬＯＣＫ３、ＣＬＯＣＫ４）は、フォーマットコントロール部３に印加する。フォーマットコントロール部３の動作は、従来と同様である。なお、フォーマットコントロール３内では、コントロール部をメモリにして自由度をもたせ、任意のクロックを選択して組み合わせれるように構成してもよい。

【００２２】次に、フォーマットコントロール３の各出力は、合成部９に印加する。合成部９の内部構成を、図６に示す。ＣＬＯＣＫ１に対応する信号は、Ｓ端子に加えられる。ＣＬＯＣＫ２に対応する信号する信号は、Ｒ端子に加えられる。ＣＬＯＣＫ３に対応する信号は、Ｌ端子に加えられる。ＣＬＯＣＫ４に対応する信号は、Ｔ端子に加えられる。もし、選択信号ＳＥＬがハイの場合には、各入力信号（Ｓ、Ｒ、Ｌ、Ｔ）は、そのまま各独立して出力端に導かれる。そして、従来通り、ＲＳフリップフロップ４に於いて、ドライバパタンが生成され、ＲＳフリップフロプ５に於いて、ドライバ出力制御パタンが生成される。そして、ドライバ６は、Ｉ／Ｏ制御されたドライバ波形を出力する。

【００２３】次に、選択信号ＳＥＬが、ローの場合について述べる。パラシリ変換部７において、選択信号ＳＥＬがローになると、出力データ（ＤＡＴＡ）は、全てのクロック生成部（１１、１２、１３、１４）に印加され、また、出力クロック（ＣＬＫ）は、全てのクロック生成部（１１、１２、１３、１４）に印加される。すなわち、奇数サイクルと偶数サイクルが重畳した動作を全てのクロック生成部は行う。

【００２４】次に、選択信号ＳＥＬが、ローの場合における合成部９の動作を図７に示す。インバータ９１の出力がハイであるため、アンドゲート９２、９４は開き、入力端子Ｌの信号は、オアゲート９６で、入力信号Ｓと論理和される。そして、入力端子Ｔの信号は、オアゲート９７で入力端子Ｒの信号と論理和される。次に、オアゲート９６の出力は、ＲＳフリップフロップ４のセット信号となる。そして、オアゲート９７の出力は、ＲＳフリップフロップ４のリセット信号となる。そして、ドライバ６のドライバパタンとなる。このため、合成部９の入力端における信号ＳとＲの組で生成されたパルスと、信号ＬとＴの組とで生成されたパルスとが重畳した波形をドライバパタンとして得られ、インタリーブしたのと同じ効果が得られる。

【００２５】なお、この場合、ＲＳフリップフロップ５については、セット端子には、オアゲート９３よりのハイ信号が常に印加されており、また、リセット端子には、ゲート９５よりのロー信号が常に印加されていることから、ＲＳフリップフロップ５の出力は常にハイに固定している。このため、ドライバ６の出力制御信号は常に動作状態であり、Ｉ／Ｏスプリットモード（ドライバ状態）専用となって動作している。

【００２６】以上のように、本考案による波形整形回路に於いては、クロック発生部の入口に、パラシリ変換部を設けて、従来、低速でも常にパラレル動作だった為に、低速時には冗長であった回路を削除することができ。回路規模を縮小できた。

【００２７】

【考案の効果】

以上説明したように本考案は構成されているので、次に記載する効果を奏する。

【００２８】半導体試験装置の波形整形回路に於いて、低速時には、ドライバ出力制御クロックとして使用し、高速時には、ドライバ波形用・クロックとして使用するクロック発生部を備えて、全体として回路規模を縮小した、半導体試験装置用波形整形回路が実現できた。

【図面の簡単な説明】

【図１】本考案の構成を示すブロック図である。

【図２】従来の構成を示すブロック図である。

【図３】従来の動作を示すタイムチャートである。

【図４】本考案のパラシリ変換部の構成を示すブロック
図である。

【図５】本考案のパラシリ変換部の動作を示すタイムチ
ャートである。

【図６】本考案の合成部の構成を示すブロック図であ
る。

【図７】本考案の合成部の動作を示すブロック図であ
る。

【符号の説明】

１ＲＡＴＥ発生部２２ＷＡＹインタリーブ部３フォーマットコントロール部４、５ＲＳフリップフロップ６ドライバ７パラシリ変換部８セレクタ部９合成部１１、１２、１３、１４クロック発生部８１、８２、８３、８４セレクタ１１１、１１５タイミングデータメモリ１１２、１１６カウンタ遅延回路１１３、１１７アンドゲート１１４、１１８遅延素子１１９オアゲート

───────────────────────────────────────────────────── フロントページの続き (72)考案者塚原寛東京都練馬区旭町１丁目32番１号株式会社アドバンテスト内

Claims

【実用新案登録請求の範囲】

【請求項】半導体試験装置に搭載した、複数のクロッ
クを用いてドライバ用波形等を生成する波形整形回路に
於いて、インタリーブ部（２）の後段に、クロック発生用のパラ
レルデータをシリアルデータに変換するパラシリ変換部
（７）を設け、パラシリ後データか、パラシリ前データかを選択するセ
レクタ部（８）を設け、合成部（９）を設けて、発生した複数のクロック発生部
（１１、１２、１３、１４）出力を、フォーマットコン
トロール部（３）を通じて入力し、当該合成部（９）で、複数クロックを重畳して取り出し
て、波形生成することを特徴とした、半導体試験装置用
波形整形回路