JPH0864688A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0864688A JPH0864688A JP6202284A JP20228494A JPH0864688A JP H0864688 A JPH0864688 A JP H0864688A JP 6202284 A JP6202284 A JP 6202284A JP 20228494 A JP20228494 A JP 20228494A JP H0864688 A JPH0864688 A JP H0864688A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- oxide film
- drain layer
- concentration source
- gate oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 通常耐圧ＭＯＳトランジスタと高耐圧ＭＯＳ
トランジスタとを同一基板上に混載した半導体装置にお
いて、製造工程の削減を図る。 【構成】 通常耐圧ＭＯＳトランジスタの薄いゲート酸
化膜２２と高耐圧ＭＯＳトランジスタとの高濃度のソー
ス・ドレイン層形成領域上の酸化膜２４とを同一の酸化
工程で形成し、その後、通常耐圧ＭＯＳトランジスタの
高濃度のソース・ドレイン層２９と高耐圧ＭＯＳトラン
ジスタの高濃度のソース・ドレイン層３０とを同一のイ
オン注入工程で形成する。
トランジスタとを同一基板上に混載した半導体装置にお
いて、製造工程の削減を図る。 【構成】 通常耐圧ＭＯＳトランジスタの薄いゲート酸
化膜２２と高耐圧ＭＯＳトランジスタとの高濃度のソー
ス・ドレイン層形成領域上の酸化膜２４とを同一の酸化
工程で形成し、その後、通常耐圧ＭＯＳトランジスタの
高濃度のソース・ドレイン層２９と高耐圧ＭＯＳトラン
ジスタの高濃度のソース・ドレイン層３０とを同一のイ
オン注入工程で形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、さらに詳しく言えば高耐圧ＭＯＳトランジスタ
と通常耐圧ＭＯＳトランジスタとが同一基板上に混載さ
れた半導体装置の製造方法に関する。
に関し、さらに詳しく言えば高耐圧ＭＯＳトランジスタ
と通常耐圧ＭＯＳトランジスタとが同一基板上に混載さ
れた半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＬＣＤドライバーＩＣにおいては、高耐
圧ＭＯＳトランジスタと通常耐圧ＭＯＳトランジスタと
を同一基板上に形成し、ドライバー回路等の高電源（４
０Ｖ程度）が供給される回路については高耐圧ＭＯＳト
ランジスタで構成し、シフトレジスタ等の低電源（３Ｖ
程度）が供給される回路については通常耐圧ＭＯＳトラ
ンジスタで構成するということが一般に行われている。
このような高耐圧ＭＯＳトランジスタと通常耐圧ＭＯＳ
トランジスタとを同一基板上に混載した半導体装置の製
造方法を図７乃至図１４を参照しながら説明する。
圧ＭＯＳトランジスタと通常耐圧ＭＯＳトランジスタと
を同一基板上に形成し、ドライバー回路等の高電源（４
０Ｖ程度）が供給される回路については高耐圧ＭＯＳト
ランジスタで構成し、シフトレジスタ等の低電源（３Ｖ
程度）が供給される回路については通常耐圧ＭＯＳトラ
ンジスタで構成するということが一般に行われている。
このような高耐圧ＭＯＳトランジスタと通常耐圧ＭＯＳ
トランジスタとを同一基板上に混載した半導体装置の製
造方法を図７乃至図１４を参照しながら説明する。
【０００３】図７において、Ｐ型Ｓｉ基板１上の全面に
１０００Å程度の厚いゲート酸化膜２を熱酸化により形
成する。次に、図８において、通常耐圧ＭＯＳトランジ
スタ形成領域の厚いゲート酸化膜２をエッチングして除
去する。そして、図９において再度ゲ−ト酸化を行い、
通常耐圧ＭＯＳトランジスタ形成領域上に３００Å程度
の薄いゲート酸化膜３を形成する。
１０００Å程度の厚いゲート酸化膜２を熱酸化により形
成する。次に、図８において、通常耐圧ＭＯＳトランジ
スタ形成領域の厚いゲート酸化膜２をエッチングして除
去する。そして、図９において再度ゲ−ト酸化を行い、
通常耐圧ＭＯＳトランジスタ形成領域上に３００Å程度
の薄いゲート酸化膜３を形成する。
【０００４】次に、図１０において、厚いゲート酸化膜
２および薄いゲート酸化膜３上にポリシリコン等からな
るゲート電極４Ａ，４Ｂを形成する。次に、図１１にお
いて、通常耐圧ＭＯＳトランジスタ形成領域上をレジス
ト膜５で被覆し、31Ｐ+イオンを例えば、５Ｅ１３／ｃ
ｍ2，１００ｋｅＶの条件でイオン注入し、所定の熱拡
散を行い、ｎ-型のソース・ドレイン層６を形成する。
２および薄いゲート酸化膜３上にポリシリコン等からな
るゲート電極４Ａ，４Ｂを形成する。次に、図１１にお
いて、通常耐圧ＭＯＳトランジスタ形成領域上をレジス
ト膜５で被覆し、31Ｐ+イオンを例えば、５Ｅ１３／ｃ
ｍ2，１００ｋｅＶの条件でイオン注入し、所定の熱拡
散を行い、ｎ-型のソース・ドレイン層６を形成する。
【０００５】次いで、図１２において、高耐圧ＭＯＳト
ランジスタ形成領域上をレジスト膜７で被覆し、75Ａｓ
+イオンを例えば１Ｅ１５／ｃｍ2，８０ＫｅＶの条件で
イオン注入し、通常耐圧ＭＯＳトランジスタのｎ+型の
ソース・ドレイン層８を形成する。次に、図１３におい
て、高耐圧ＭＯＳトランジスタの高濃度のソース・ドレ
イン形成領域に開口を有するレジスト膜９を形成し、そ
の開口から31Ｐ+イオンを例えば、５Ｅ１５／ｃｍ2，８
０ＫｅＶの条件でイオン注入し、ｎ+型のソース・ドレ
イン層１０を形成する。そして、図１４において、全面
にＢＰＳＧ膜等の層間絶縁膜１１を形成し、コンタクト
孔１２を形成し、ｎ+型のソース・ドレイン層８，１０
とコンタクトするＡｌ電極層１３を形成する。
ランジスタ形成領域上をレジスト膜７で被覆し、75Ａｓ
+イオンを例えば１Ｅ１５／ｃｍ2，８０ＫｅＶの条件で
イオン注入し、通常耐圧ＭＯＳトランジスタのｎ+型の
ソース・ドレイン層８を形成する。次に、図１３におい
て、高耐圧ＭＯＳトランジスタの高濃度のソース・ドレ
イン形成領域に開口を有するレジスト膜９を形成し、そ
の開口から31Ｐ+イオンを例えば、５Ｅ１５／ｃｍ2，８
０ＫｅＶの条件でイオン注入し、ｎ+型のソース・ドレ
イン層１０を形成する。そして、図１４において、全面
にＢＰＳＧ膜等の層間絶縁膜１１を形成し、コンタクト
孔１２を形成し、ｎ+型のソース・ドレイン層８，１０
とコンタクトするＡｌ電極層１３を形成する。
【０００６】これにより、通常耐圧ＭＯＳトランジスタ
（図において、左側のもの）と高耐圧ＭＯＳトランジス
タ（図において、右側のもの）が完成する。
（図において、左側のもの）と高耐圧ＭＯＳトランジス
タ（図において、右側のもの）が完成する。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、ゲート酸化膜厚が相異なるために通常耐
圧ＭＯＳトランジスタのｎ+型のソース・ドレイン層８
と、高耐圧ＭＯＳトランジスタのｎ+型のソース・ドレ
イン層１０とを同一のイオン注入工程で形成することが
できなかった。これは、通常耐圧ＭＯＳトランジスタの
短チャネル化のためにソース・ドレイン層８の接合深さ
を浅くする必要があり、このためイオンの飛程（Ｒｐ）
を小さくすると、イオンが厚い酸化膜３を通過できなく
なるためである。
製造方法では、ゲート酸化膜厚が相異なるために通常耐
圧ＭＯＳトランジスタのｎ+型のソース・ドレイン層８
と、高耐圧ＭＯＳトランジスタのｎ+型のソース・ドレ
イン層１０とを同一のイオン注入工程で形成することが
できなかった。これは、通常耐圧ＭＯＳトランジスタの
短チャネル化のためにソース・ドレイン層８の接合深さ
を浅くする必要があり、このためイオンの飛程（Ｒｐ）
を小さくすると、イオンが厚い酸化膜３を通過できなく
なるためである。
【０００８】したがって、上述のように、従来の製造方
法では、高耐圧ＭＯＳトランジスタのｎ+型のソース・
ドレイン層１０は、別途Ｒｐを大きくしたイオン注入工
程を別途設けなければならなかった。本発明は、上記の
課題に鑑みてなされたものであり、高耐圧ＭＯＳトラン
ジスタのｎ+型のソース・ドレイン層１０と、通常耐圧
ＭＯＳトランジスタのｎ+型のソース・ドレイン層８と
を同一のイオン注入工程で形成することを可能とし、製
造工程の削減を図ることを目的としている。
法では、高耐圧ＭＯＳトランジスタのｎ+型のソース・
ドレイン層１０は、別途Ｒｐを大きくしたイオン注入工
程を別途設けなければならなかった。本発明は、上記の
課題に鑑みてなされたものであり、高耐圧ＭＯＳトラン
ジスタのｎ+型のソース・ドレイン層１０と、通常耐圧
ＭＯＳトランジスタのｎ+型のソース・ドレイン層８と
を同一のイオン注入工程で形成することを可能とし、製
造工程の削減を図ることを目的としている。
【０００９】
【課題を解決するための手段】本発明は、通常耐圧ＭＯ
Ｓトランジスタの薄いゲート酸化膜２３と高耐圧ＭＯＳ
トランジスタの高濃度のソース・ドレイン層の形成領域
上の酸化膜２４とを同一の酸化工程で形成し、その後、
通常耐圧ＭＯＳトランジスタの高濃度ソース・ドレイン
層２９と高耐圧ＭＯＳトランジスタの高濃度ソース・ド
レイン層３０とを同一のイオン注入工程で形成するよう
にした。
Ｓトランジスタの薄いゲート酸化膜２３と高耐圧ＭＯＳ
トランジスタの高濃度のソース・ドレイン層の形成領域
上の酸化膜２４とを同一の酸化工程で形成し、その後、
通常耐圧ＭＯＳトランジスタの高濃度ソース・ドレイン
層２９と高耐圧ＭＯＳトランジスタの高濃度ソース・ド
レイン層３０とを同一のイオン注入工程で形成するよう
にした。
【００１０】
【作用】本発明によれば、通常耐圧ＭＯＳトランジスタ
の薄いゲート酸化膜２３と高耐圧ＭＯＳトランジスタの
高濃度のソース・ドレイン層の形成領域上の酸化膜２４
とを同一の酸化工程で形成しているので、通常耐圧ＭＯ
Ｓトランジスタの短チャネル化のために、イオンの飛程
（Ｒｐ）を小さくしても、イオンが酸化膜２４を通過す
ることができる。 これにより、従来別々に行っていた
高濃度のソース・ドレイン層２９，３０形成用イオン注
入工程を共通化することができる。
の薄いゲート酸化膜２３と高耐圧ＭＯＳトランジスタの
高濃度のソース・ドレイン層の形成領域上の酸化膜２４
とを同一の酸化工程で形成しているので、通常耐圧ＭＯ
Ｓトランジスタの短チャネル化のために、イオンの飛程
（Ｒｐ）を小さくしても、イオンが酸化膜２４を通過す
ることができる。 これにより、従来別々に行っていた
高濃度のソース・ドレイン層２９，３０形成用イオン注
入工程を共通化することができる。
【００１１】
【実施例】以下で、本発明の半導体装置の製造方法の一
実施例を図１乃至６を参照しながら説明する。図１にお
いて、Ｐ型Ｓｉ基板２１上の全面に１０００Å程度の厚
いゲート酸化膜２１を熱酸化により形成する。次に、図
２において、通常耐圧ＭＯＳトランジスタ形成領域の厚
いゲート酸化膜２１をエッチングして除去すると同時
に、高耐圧ＭＯＳトランジスタの高濃度のソース・ドレ
イン形成領域上の厚いゲート酸化膜２１もエッチング除
去する。そして、図３において再度熱酸化を行い、通常
耐圧ＭＯＳトランジスタ形成領域上に３００Å程度の薄
いゲート酸化膜２３を形成するとともに、高耐圧ＭＯＳ
トランジスタの高濃度のソース・ドレイン形成領域上に
酸化膜２４を形成する。この酸化膜２４は、上記薄いゲ
ート酸化膜２３と同一工程で形成しているので、同一の
膜厚（３００Å程度）を有する。
実施例を図１乃至６を参照しながら説明する。図１にお
いて、Ｐ型Ｓｉ基板２１上の全面に１０００Å程度の厚
いゲート酸化膜２１を熱酸化により形成する。次に、図
２において、通常耐圧ＭＯＳトランジスタ形成領域の厚
いゲート酸化膜２１をエッチングして除去すると同時
に、高耐圧ＭＯＳトランジスタの高濃度のソース・ドレ
イン形成領域上の厚いゲート酸化膜２１もエッチング除
去する。そして、図３において再度熱酸化を行い、通常
耐圧ＭＯＳトランジスタ形成領域上に３００Å程度の薄
いゲート酸化膜２３を形成するとともに、高耐圧ＭＯＳ
トランジスタの高濃度のソース・ドレイン形成領域上に
酸化膜２４を形成する。この酸化膜２４は、上記薄いゲ
ート酸化膜２３と同一工程で形成しているので、同一の
膜厚（３００Å程度）を有する。
【００１２】次に、図４において、厚いゲート酸化膜２
１および薄いゲート酸化膜２３上にポリシリコン等から
なるゲート電極２５Ａ，２５Ｂを形成した後に、、通常
耐圧ＭＯＳトランジスタ形成領域上をレジスト膜２６で
被覆し、31Ｐ+イオンを例えば、５Ｅ１３／ｃｍ2，１０
０ＫｅＶの条件でイオン注入し、所定の熱拡散を行い、
ｎ-型のソース・ドレイン層２７を形成する。
１および薄いゲート酸化膜２３上にポリシリコン等から
なるゲート電極２５Ａ，２５Ｂを形成した後に、、通常
耐圧ＭＯＳトランジスタ形成領域上をレジスト膜２６で
被覆し、31Ｐ+イオンを例えば、５Ｅ１３／ｃｍ2，１０
０ＫｅＶの条件でイオン注入し、所定の熱拡散を行い、
ｎ-型のソース・ドレイン層２７を形成する。
【００１３】次いで、図５において、通常耐圧ＭＯＳト
ランジスタ形成領域及び高耐圧ＭＯＳトランジスタの高
濃度のソース・ドレイン形成領域に開口を有するレジス
ト膜２８を形成し、その開口から75Ａｓ+イオンを例え
ば５Ｅ１５／ｃｍ2，８０ＫｅＶの条件でイオン注入
し、通常耐圧ＭＯＳトランジスタのｎ+型のソース・ド
レイン層２９と高耐圧ＭＯＳトランジスタの高濃度のソ
ース・ドレイン層３０を同時に形成する。本工程では、
従来例と異なり、高耐圧ＭＯＳトランジスタの高濃度の
ソース・ドレイン形成領域上には薄い酸化膜２４が形成
されているので、ソース・ドレイン層２９を浅く形成す
るためにイオンの飛程（Ｒｐ）を小さくしても、イオン
が酸化膜２４を通過することができる。 これにより、
従来別々に行っていた高濃度のソース・ドレイン層２
９，３０形成用イオン注入工程を共通化することができ
る。
ランジスタ形成領域及び高耐圧ＭＯＳトランジスタの高
濃度のソース・ドレイン形成領域に開口を有するレジス
ト膜２８を形成し、その開口から75Ａｓ+イオンを例え
ば５Ｅ１５／ｃｍ2，８０ＫｅＶの条件でイオン注入
し、通常耐圧ＭＯＳトランジスタのｎ+型のソース・ド
レイン層２９と高耐圧ＭＯＳトランジスタの高濃度のソ
ース・ドレイン層３０を同時に形成する。本工程では、
従来例と異なり、高耐圧ＭＯＳトランジスタの高濃度の
ソース・ドレイン形成領域上には薄い酸化膜２４が形成
されているので、ソース・ドレイン層２９を浅く形成す
るためにイオンの飛程（Ｒｐ）を小さくしても、イオン
が酸化膜２４を通過することができる。 これにより、
従来別々に行っていた高濃度のソース・ドレイン層２
９，３０形成用イオン注入工程を共通化することができ
る。
【００１４】次に、図６において、全面にＢＰＳＧ膜等
の層間絶縁膜３１を形成し、コンタクト孔３２を形成
し、ｎ+型のソース・ドレイン層２９，３０とコンタク
トするＡｌ電極層３３を形成する。これにより、通常耐
圧ＭＯＳトランジスタ（図において、左側のもの）と高
耐圧ＭＯＳトランジスタ（図において、右側のもの）が
完成する。
の層間絶縁膜３１を形成し、コンタクト孔３２を形成
し、ｎ+型のソース・ドレイン層２９，３０とコンタク
トするＡｌ電極層３３を形成する。これにより、通常耐
圧ＭＯＳトランジスタ（図において、左側のもの）と高
耐圧ＭＯＳトランジスタ（図において、右側のもの）が
完成する。
【００１５】このように、本実施例によれば、通常耐圧
ＭＯＳトランジスタの薄いゲート酸化膜２３と高耐圧Ｍ
ＯＳトランジスタの高濃度のソース・ドレイン層の形成
領域上の酸化膜２４とを同一の酸化工程で形成している
ので、通常耐圧ＭＯＳトランジスタのソースドレイン層
２９を浅く形成するために、イオン種として75Ａｓ+イ
オンを採用し、その飛程（Ｒｐ）を小さくしても、イオ
ンが薄い酸化膜２４を通過することができる。 これに
より、従来別々に行っていた高濃度のソース・ドレイン
層２９，３０形成用イオン注入工程を共通化することが
できる。
ＭＯＳトランジスタの薄いゲート酸化膜２３と高耐圧Ｍ
ＯＳトランジスタの高濃度のソース・ドレイン層の形成
領域上の酸化膜２４とを同一の酸化工程で形成している
ので、通常耐圧ＭＯＳトランジスタのソースドレイン層
２９を浅く形成するために、イオン種として75Ａｓ+イ
オンを採用し、その飛程（Ｒｐ）を小さくしても、イオ
ンが薄い酸化膜２４を通過することができる。 これに
より、従来別々に行っていた高濃度のソース・ドレイン
層２９，３０形成用イオン注入工程を共通化することが
できる。
【００１６】なお、上記実施例では、Ｎチャネルの通常
耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを
同一基板上に形成する場合について説明したが、Ｐチャ
ネルの場合やＣＭＯＳの場合にも本発明を適用すること
ができることは明らかである
耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを
同一基板上に形成する場合について説明したが、Ｐチャ
ネルの場合やＣＭＯＳの場合にも本発明を適用すること
ができることは明らかである
【００１７】。
【発明の効果】以上説明したように、本実施例によれ
ば、通常耐圧ＭＯＳトランジスタの薄いゲート酸化膜２
３と高耐圧ＭＯＳトランジスタの高濃度のソース・ドレ
イン層の形成領域上の酸化膜２４とを同一の酸化工程で
形成しているので、従来別々に行っていた高濃度のソー
ス・ドレイン層２９，３０形成用イオン注入工程を共通
化することができ、製造工程を大幅に削減することが可
能となる。
ば、通常耐圧ＭＯＳトランジスタの薄いゲート酸化膜２
３と高耐圧ＭＯＳトランジスタの高濃度のソース・ドレ
イン層の形成領域上の酸化膜２４とを同一の酸化工程で
形成しているので、従来別々に行っていた高濃度のソー
ス・ドレイン層２９，３０形成用イオン注入工程を共通
化することができ、製造工程を大幅に削減することが可
能となる。
【図１】本発明の一実施例に係る半導体装置の製造方法
を説明する第１の断面図である。
を説明する第１の断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を説明する第２の断面図である。
を説明する第２の断面図である。
【図３】本発明の一実施例に係る半導体装置の製造方法
を説明する第３の断面図である。
を説明する第３の断面図である。
【図４】本発明の一実施例に係る半導体装置の製造方法
を説明する第４の断面図である。
を説明する第４の断面図である。
【図５】本発明の一実施例に係る半導体装置の製造方法
を説明する第５の断面図である。
を説明する第５の断面図である。
【図６】本発明の一実施例に係る半導体装置の製造方法
を説明する第６の断面図である。
を説明する第６の断面図である。
【図７】従来例に係る半導体装置の製造方法を説明する
第１の断面図である。
第１の断面図である。
【図８】従来例に係る半導体装置の製造方法を説明する
第２の断面図である。
第２の断面図である。
【図９】従来例に係る半導体装置の製造方法を説明する
第３の断面図である。
第３の断面図である。
【図１０】従来例に係る半導体装置の製造方法を説明す
る第４の断面図である。
る第４の断面図である。
【図１１】従来例に係る半導体装置の製造方法を説明す
る第５の断面図である。
る第５の断面図である。
【図１２】従来例に係る半導体装置の製造方法を説明す
る第６の断面図である。
る第６の断面図である。
【図１３】従来例に係る半導体装置の製造方法を説明す
る第７の断面図である。
る第７の断面図である。
【図１４】従来例に係る半導体装置の製造方法を説明す
る第８の断面図である。
る第８の断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｓ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｇ
Claims (2)
- 【請求項１】 高濃度のソース・ドレイン層２９と薄い
ゲート酸化膜２２を有する通常耐圧ＭＯＳトランジスタ
と、低濃度のソース・ドレイン層２７及び高濃度のソー
ス・ドレイン層３０と厚いゲート酸化膜２２とを有する
高耐圧ＭＯＳトランジスタとを同一基板２１上に形成す
る半導体装置の製造方法において、 薄いゲート酸化膜２２と高耐圧ＭＯＳトランジスタの高
濃度のソース・ドレイン層形成領域上の酸化膜２４とを
同一の酸化工程で形成し、その後、通常耐圧ＭＯＳトラ
ンジスタの高濃度ソース・ドレイン層２９と高耐圧ＭＯ
Ｓトランジスタの高濃度ソース・ドレイン層３０とを同
一のイオン注入工程で形成することを特徴とする半導体
装置の製造方法。 - 【請求項２】 一導電型の半導体基板２１上に厚いゲー
ト酸化膜２２を形成する工程と、 通常耐圧ＭＯＳトランジスタの形成領域と高耐圧ＭＯＳ
トランジスタの高濃度ソース・ドレイン層形成領域上の
厚いゲート酸化膜２２を除去する工程と、 厚いゲート酸化膜２２を除去した領域に薄いゲート酸化
膜２３，２４を形成する工程と、 厚いゲート酸化膜２２上および薄いゲート酸化膜２３上
にそれぞれゲート電極２５Ａ，２５Ｂを形成する工程
と、 厚いゲート酸化膜２２上に形成したゲート電極２５Ａを
マスクとして、第１の逆導電型不純物のイオン注入を行
い、低濃度ソース・ドレイン層２７を形成する工程と、 薄いゲート酸化膜２３，２４を通して、第２の逆導電型
不純物のイオン注入を行い、通常耐圧ＭＯＳトランジス
タの高濃度ソース・ドレイン層２９と高耐圧ＭＯＳトラ
ンジスタの高濃度ソース・ドレイン層３０とを同時に形
成する工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6202284A JPH0864688A (ja) | 1994-08-26 | 1994-08-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6202284A JPH0864688A (ja) | 1994-08-26 | 1994-08-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864688A true JPH0864688A (ja) | 1996-03-08 |
Family
ID=16454993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6202284A Pending JPH0864688A (ja) | 1994-08-26 | 1994-08-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864688A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049185A (ja) * | 2006-10-10 | 2007-02-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2007067328A (ja) * | 2005-09-02 | 2007-03-15 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| CN108962979A (zh) * | 2018-09-12 | 2018-12-07 | 长江存储科技有限责任公司 | 高压器件与半导体器件 |
| CN109192663A (zh) * | 2018-09-12 | 2019-01-11 | 长江存储科技有限责任公司 | 制作高压器件与半导体器件的方法 |
-
1994
- 1994-08-26 JP JP6202284A patent/JPH0864688A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067328A (ja) * | 2005-09-02 | 2007-03-15 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US7919822B2 (en) | 2005-09-02 | 2011-04-05 | Fujitsu Semiconductor Limited | Semiconductor device and method for fabricating the same |
| JP2007049185A (ja) * | 2006-10-10 | 2007-02-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| CN108962979A (zh) * | 2018-09-12 | 2018-12-07 | 长江存储科技有限责任公司 | 高压器件与半导体器件 |
| CN109192663A (zh) * | 2018-09-12 | 2019-01-11 | 长江存储科技有限责任公司 | 制作高压器件与半导体器件的方法 |
| CN108962979B (zh) * | 2018-09-12 | 2024-01-02 | 长江存储科技有限责任公司 | 高压器件与半导体器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4810666A (en) | Method for manufacturing a mosic having self-aligned contact holes | |
| US6359318B1 (en) | Semiconductor device with DMOS and bi-polar transistors | |
| JPH07302844A (ja) | デュアルゲート構造の相補形ｍｉｓ半導体装置 | |
| JP3181695B2 (ja) | Ｓｏｉ基板を用いた半導体装置の製造方法 | |
| JP3611901B2 (ja) | 半導体装置の製造方法 | |
| US4564583A (en) | Method for manufacturing a semiconductor device | |
| JP2596117B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0864688A (ja) | 半導体装置の製造方法 | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| US6489209B1 (en) | Manufacturing method of LDD-type MOSFET | |
| JP2557206B2 (ja) | 半導体素子の製造方法 | |
| JP2817518B2 (ja) | 半導体装置およびその製造方法 | |
| JPH06216151A (ja) | 半導体装置及びその製造方法 | |
| JP2973955B2 (ja) | 半導体装置の製造方法 | |
| JPS60241259A (ja) | リ−ド・オンリ−・メモリの製造方法 | |
| JPH06267976A (ja) | 半導体装置およびその製造方法 | |
| JP4146374B2 (ja) | 半導体装置の製造方法 | |
| JP2596341B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JPH0113230B2 (ja) | ||
| JPS6281051A (ja) | 半導体装置とその製造方法 | |
| JPH08102496A (ja) | 半導体装置の製造方法 | |
| JPS6129551B2 (ja) | ||
| JPH07211786A (ja) | 半導体装置とその製造方法 | |
| US6638806B2 (en) | Semiconductor device and method of fabricating the same |