JPH07212407A - 符号化方法 - Google Patents

Abstract

(57)【要約】 【目的】 少ないライン数により高速伝送可能な符号化
方法を提供する。 【構成】 デジタル情報を符号化して複数のラインより
なる伝送線路４２を介して伝送するに際して、所定の間
隔毎に、上記複数のラインの内のいずれか１本のライン
の状態をＨｉｇｈからＬｏｗへ、或いはＬｏｗからＨｉ
ｇｈへ変化させて、その変化したラインに対応させて意
味付けを行う。これにより、冗長ビットを少なくしてデ
ータ伝送の高速化を図るのみならず、ラインの変化に基
づいてクロックを抽出し、この抽出回路を容易化させ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば半導体製造装置
内の伝送経路のように中・短距離間の伝送経路に用いら
れる通信の符号化方法に関する。

【０００２】

【従来の技術】一般に、例えば半導体ウエハに対して各
種の処理、例えば成膜処理やエッチング処理等を施す半
導体製造装置にあっては、この装置に組み込まれるモー
タ、真空計、ガス流量計、各種センサ、アクチュエータ
等を精度良く制御したり、各センサからは迅速に検出値
をフィードバックしなければならない。

【０００３】上述した制御対象は、半導体製造装置が高
度に複雑化した今日においては数１００個の単位まで増
加しており、このためにこの装置全体の動作を管理する
主制御部（マスタ側）と装置端末（スレーブ側）の入出
力端（Ｉ／Ｏ）との間における情報の伝送を迅速に行う
必要がある。特に、最近にあっては同種或いは異種の処
理を行う複数の製造装置を集合化、すなわちクラスタツ
ール化して処理の効率化を図ることが行われており、こ
の場合にはクラスタツール全体の制御を主制御部におい
て統一的に行わなければならず、伝送の迅速化が一層望
まれている。

【０００４】そして、通常のデータ伝送においては、基
本的にはデータの行きと帰りのラインがそれぞれ１本、
それ以外にクロック用のラインが１本必要とされ、ま
た、シリアルラインでも２〜４本程度のライン数が必要
とされる。この場合、各種通信方法における符号化方法
は、１本の伝送ライン中における状態の経時的変化、す
なわちＨｉｇｈ、Ｌｏｗに変化することに対応させて情
報を伝送するようになっている。このような方法は、制
御部間同士を伝送速度の遅いシリアルラインで接続した
場合も、数１００本程度のいわゆるバスラインで接続し
た場合も同様である。

【０００５】

【発明が解決しようとする課題】ここで半導体製造装置
内における従来の通信方法を具体的に説明する。図１９
は分散型コントローラ方式の構成図を示し、例えば半導
体製造装置のＩ／Ｏ群を複数個のモジュールに分け、各
モジュールに対して制御用のスレーブ側演算部２をＩ／
Ｏに近付けて設置する。そして、各スレーブ側演算部２
から中低速用の通信路４、例えばＲＳ２３２Ｃ規格によ
る通信路で全体の動作を管理する主制御部６のメイン演
算部８へ接続する。これにより各末端のＩ／Ｏはモジュ
ール毎に集約されて管理される。

【０００６】しかしながら、この方式にあっては、メイ
ン演算部８とスレーブ側演算部２との間を接続する通信
路４の伝送速度が遅いことから迅速な制御を行うことが
できないという問題点がある。

【０００７】図２０は集中型コントローラ方式の構成図
を示し、各Ｉ／Ｏ、例えばデジタル入力ＤＩ、デジタル
出力ＤＯ、アナログ入力ＡＩ、アナログ出力ＡＯ、モー
タ等の制御要素から長い伝送路１０を引き出してこれを
主制御部６側に配置した複数のＩ／Ｏ部１２と接続し、
各Ｉ／Ｏ部１２とメイン演算部８との間をシステムバス
１４により接続している。

【０００８】しかしながら、この方式にあっては主制御
部６側と各制御要素とを比較的長い伝送路１０により直
接接続するために数１００本単位でなされる配線全体の
量が膨大になってしまうという問題点がある。また、上
述のように配線が比較的長くなるので、特に装置規模が
大きくなった場合には、高速伝送信号やアナログ信号の
伝送時にノイズが混入し易くなり、耐ノイズ性という点
において大きな問題となってしまう。

【０００９】そこで、装置端末で幾つかのＩ／Ｏを集約
し、これをデジタル化した後に、信頼性高い伝送媒体で
装置全体の制御コントローラに伝送する方式も開発され
ている。この方式にあっては伝送媒体の相異により２種
に分けられる。

【００１０】その内の一方の方式はＣＰＵバスを拡張し
たＩ／Ｏ集約型コントローラ方式であり、図２１にその
構成図が示される。この方式は制御要素の近くにＩ／Ｏ
部１２を配置して、且つ各Ｉ／Ｏ部１２をＣＰＵバス１
６で連結すると共にこのバス１６を比較的長い、例えば
１００本程度の配線よりなる平衡伝送路１８により主制
御部６のメイン演算部８へ送るようになっている。そし
て、平衡伝送路１８とメイン演算部８及びＣＰＵバス１
６との間にそれぞれボード状インタフェース２０を設け
て分離を図っている。

【００１１】これによれば、ＣＰＵバスが拡張された状
態となるので主制御部１６の１バスサイクル内でＩ／Ｏ
部１２との間で情報の読み出し或いは書き込みを行うこ
とができて高速化できるのみならず、耐ノイズ性も良好
になるという利点を有する反面、１００本程度の配線よ
りなる太い、しかも長い平衡伝送路１８を半導体製造装
置内に引き回さなければならないという問題点がある。

【００１２】また、他方の伝送方式は通信専用インタフ
ェースを用いたＩ／Ｏ集約型コントローラ方式であり、
図２２にその構成図が示される。この方式は、各Ｉ／Ｏ
部１２とメイン演算部８にそれぞれインテリジェント型
ＬＳＩよりなる通信用インタフェース２２を配設し、各
スレーブ側の通信用インタフェース２２と主制御部６側
の通信用インタフェース２３とを例えば８〜１０本程度
の配線よりなるシリアルバスライン２４により接続する
ようになっている。

【００１３】ここで図２２に示す通信方法を図２３及び
図２４に基づいて具体的に説明する。図２３はメイン演
算部が選択されたＩ／Ｏ部のデータをリード（読み出
す）する場合の通信手順を示す図であり、図２４はメイ
ン演算部が、選択されたＩ／Ｏ部にデータをライト（書
き込み）する場合の通信手順を示す。まず、図２３に示
すリードの場合には次の手順でリード操作が行われる。
尚、以下に示す手順において先頭番号は通信順序を示
す。

【００１４】１）まず、メイン演算部８から、アドレス
Ａにマスタ側の通信用インタフェース２３のアドレスＡ
ｍと、データＤに選択すべきスレーブ側の通信用インタ
フェース２２のアドレスＳ１と、ＷＲ（ライト）信号を
それぞれ出力する。 ２）これらを受けたマスタ側の通信用インタフェース２
３はその内部記憶にアドレスＳ１を保存し、正常に受信
したことを示すＡＣＫ信号をメイン演算部８に向けて送
出する。

【００１５】３）この信号を受けるとメイン演算部８
は、アドレスＡ＝ＡｍとデータＤにＩ／Ｏ部１２のアド
レスａと、ＷＲ信号をそれぞれマスタ側の通信用インタ
フェース２３に向けて出力する。 ４）これらを受けたマスタ側の通信用インタフェース２
３は、内部記憶にａを保存し、ＡＣＫ信号をメイン演算
部８に向けて送出する。

【００１６】５）この信号を受けたマスタ側の通信用イ
ンタフェース２３はアドレスＡ＝Ａｍと、データＤにＲ
Ｄ（リード）指示と、ＷＲ信号をそれぞれマスタ側の通
信用インタフェース２３に向けて出力する。 ６）この信号を受けたマスタ側の通信用インタフェース
２３はＡＣＫ信号をメイン演算部８に向けて出力すると
共に内部に記憶したＳ１とａとＲＤをシリアルライン２
４よりなる伝送線路にそれぞれ出力する。

【００１７】７）Ｓ１により選択されたスレーブ側の通
信用インタフェース２２は、Ｉ／Ｏ部１２に対してアド
レスａとＲＤ信号を出力する。 ８）この信号を受けたＩ／Ｏ部１２はアドレスａとＲＤ
とで選択されたデータＤと応答のＡＣＫ信号をスレーブ
側の通信用インタフェース２２に向けて出力する。

【００１８】９）この信号を受けたスレーブ側の通信用
インタフェース２２は取り込んだデータＤとアクセスが
正常に行われたことを示すＯＫ信号を伝送線路に出力す
る。 Ａ）この信号を受けたマスタ側の通信用インタフェース
２３は、例えば割り込みを示すＩＮＴ信号をメイン演算
部８に向けて出力し、データが受信できたことを知らせ
る。 Ｂ）この信号を受けたメイン演算部８は、アドレスＡ＝
ＡｍとＲＤ信号とをマスタ側の通信用インタフェース２
３に向けて出力する。 Ｃ）この信号を受けたマスタ側の通信用インタフェース
２３は先に受信したデータＤとＡＣＫ信号をメイン演算
部８に向けて出力する。 これによりデータＤの読み取りが完了することになる。

【００１９】次に、図２４に基づいてデータをライトす
る場合の手順を説明する。 １）まず、メイン演算部８から、アドレスＡにマスタ側
の通信用インタフェース２３のアドレスＡｍと、データ
Ｄに選択すべきスレーブ側の通信用インタフェース２２
のアドレスＳ１と、ＷＲ（ライト）信号を出力する。 ２）この信号を受けたマスタ側の通信用インタフェース
２３は内部記憶にＳ１を保存し、ＡＣＫ信号をメイン演
算部８に向けて出力する。

【００２０】３）この信号を受けたメイン演算部８から
アドレスＡ＝Ａｍと、データＤにＩ／Ｏ部のアドレスａ
と、ＷＲ信号をそれぞれマスタ側の通信用インタフェー
ス２３に向けて出力する。 ４）この信号を受けたマスタ側の通信用インタフェース
２３は内部記憶にａを保存し、正常に受信したことを示
すＡＣＫ信号をメイン演算部８に向けて出力する。

【００２１】５）この信号を受けたメイン演算部８は、
アドレスＡ＝Ａｍと、データＤにＷＲ指示と、ＷＲ信号
をそれぞれマスタ側の通信用インタフェース２３に向け
て出力する。 ６）この信号を受けたマスタ側の通信用インタフェース
２３は、内部記憶にＷＲ指示を保存し、ＡＣＫ信号をメ
イン演算部８に向けて出力する。

【００２２】７）この信号を受けたメイン演算部８から
アドレスＡ＝Ａｍと、Ｉ／Ｏ部に書き込むべきデータＤ
と、ＷＲ信号をそれぞれマスタ側の通信側インタフェー
ス２３に出力する。 ８）この信号を受けたマスタ側の通信用インタフェース
２３はＡＣＫ信号をメイン演算部８に向けて出力すると
共にシリアルライン２４よりなる伝送線路に内部に記憶
したＳ１、ａ、ＷＲ、Ｄを出力する。

【００２３】９）アドレスＳ１で選択されたスレーブ側
の通信用インタフェース２２は、Ｉ／Ｏ部１２にアドレ
スａ、データＤ、ＷＲ信号をそれぞれ出力する。 Ａ）これらの信号を受けたＩ／Ｏ部１２は、アドレスａ
に受信したデータＤを書き込むと共に応答信号としてＡ
ＣＫ信号をスレーブ側の通信用インタフェース２２に出
力する。 Ｂ）この信号を受けたスレーブ側の通信用インタフェー
ス２２は、Ｉ／Ｏ部へのアクセスが正常に行われたこと
を示すＯＫ信号を伝送線路に向けて出力する。 Ｃ）この信号を受けたマスタ側の通信用インタフェース
２３は、例えば割り込みを示すＩＮＴ信号をメイン演算
部８に出力し、データがＩ／Ｏ部に書き込まれたことを
通知する。

【００２４】これによりデータＤの読み取りが完了する
ことになる。このように図２２に示すような構成による
通信方法にあっては、メイン演算部８とマスタ側の通信
用インタフェース２３との間で複数回に渡って、すなわ
ちメイン演算部８のＣＰＵの複数回の外部参照サイクル
に渡って多くの接続コマンドを出力して相手のインタフ
ェースを起動し、通信を行うようになっている。

【００２５】これによれば、比較的長くなるシリアルラ
イン２４中の配線数は図２１に示す方式と比較して少な
くなるという利点を有するが、前述のように符号化方法
として１本の伝送ライン中における状態の経時的変化に
対応させて情報を伝送するようになっているので、例え
ば調歩同期の場合にはスタートビットやストップビット
等の冗長ビットを設けなければならないのみならず、サ
ンプリングのために、チップのクロックを伝送レートの
８〜１６倍に設定しなければならず、チップの動作速度
の限界により伝送レートが上げられない問題点がある。
また、通常の同期の場合では、プリアンブルに割く時間
も長くなるのみならず、クロック抽出のために複雑なＰ
ＬＬ回路等も設けなければならないという問題点もあ
る。

【００２６】本発明は、以上のような問題点に着目し、
これを有効に解決すべく創案されたものである。本発明
の目的は、少ないライン数により高速伝送可能な符号化
方法を提供することにある。

【００２７】

【課題を解決するための手段】本発明は、上記問題点を
解決するために、デジタル情報を符号化して複数のライ
ンよりなる伝送線路を介して伝送するに際して、所定の
間隔毎に、前記複数のラインの内のいずれか１本のライ
ンのＨｉｇｈ、Ｌｏｗの状態を変化させ、変化したライ
ンに対応させて所定の意味付けを行うようにしたもので
ある。

【００２８】

【作用】本発明は、以上のように構成したので、複数
本、例えば２本或いは４本のラインの内、同時に変化す
るラインを１本のみとし、且つ変化は所定の間隔毎に必
ず発生するようになっているので、変化するラインに応
じて意味付け、例えば２本のラインの場合には“０”或
いは“１”、４本のラインの場合には“０、１”或いは
“１、０”等の意味付けがなされ、情報が伝送される。
これにより、比較的近距離（数１０ｍ）な装置内部の通
信において高速な転送を可能とするのみならず、クロッ
ク（ＣＬＫ）の抽出も容易化することができる。

【００２９】

【実施例】以下に、本発明に係る符号化方法を添付図面
に基づいて詳述する。図１は本発明方法を実施するため
の通信系統を示すブロック図、図２は図１に示す通信系
統を適用する半導体製造装置を示す外観図、図３は図１
に示す通信系統で用いる高速通信用インタフェース部を
示すブロック図である。

【００３０】図２に示すようにこの半導体製造装置は、
複数例えば３つの同種或いは異種の処理装置２６Ａ、２
６Ｂ、２６Ｃを集合させて結合させた、いわゆるクラス
タツールであり、各処理装置は、移載アーム（図示せ
ず）を内部に有して中央に配置された共通搬送室２８に
ゲートバルブ等によって連通可能に連結されており、ま
た、この共通搬送室２８は２基のカセット室３０Ａ、３
０Ｂに同様に連通可能に連結されている。また、各カセ
ット室３０Ａ、３０Ｂの前方には未処理或いは処理済の
ウエハを収容するカセット３２が配置されており、装置
の前面パネルには装置内の各機器に対して中央処理部
（ＣＰＵ）を介して入力を行う入力機器３４及び表示器
３６が設置されている。

【００３１】このような装置においては、各処理装置へ
のウエハの受け渡しは、全て共通搬送室２８を経由して
行われ、処理の効率化が図られている。そして、各処理
装置における真空計、ガス流量計（ＭＦＣ）、各種セン
サ、各種アクチュエータ、各種モータ類等の制御及び共
通搬送室２８やカセット室３０Ａ、３０Ｂの給排気系、
可動部品、空間を区画するゲートバルブ等の制御を集中
的に行う必要があることからこれらを管理するためにＣ
ＰＵモジュールよりなる１つのマスタ側制御部３８を設
け、また各処理装置、共通搬送室、カセット室等におけ
るＩ／Ｏをそれぞれモジュール化することにより複数の
スレーブ側制御部４０を形成し、これら各スレーブ側制
御部４０と上記マスタ側制御部３８とをシリアルライン
４２で接続して集中的に管理するようになっている。図
２にあっては一例としてマスタ側制御部（ＣＰＵモジュ
ール）３８と第１及び第２のスレーブ側制御部（チャン
バＩ／Ｏ制御モジュール）３８Ａ、３８Ｂが示されてお
り、これらのスレーブ側制御部の数は、装置全体の規模
にもよるが、例えば最大３１個程度のモジュールを接続
することができる。この装置全体の大きさは縦、横、高
さがそれぞれ数ｍ以内であり、各モジュール間を接続す
るシリアルライン４２もそれ程長くはならず、いわゆる
中短距離、例えば数１０メートル間の伝送が行われる。

【００３２】図１にも示すように各モジュール３８、４
０Ａ、４０Ｂ、４０Ｃ……には、本発明の特長とする通
信を行うための高速通信用インタフェース部４４Ｍ、４
４Ｓを含む公知のバスインタフェース４６Ｍ、４６Ｓや
ポートインタフェースが設けられ、マスタ側のバスイン
タフェース４６ＭはＣＰＵとＣＰＵバス４８で接続され
ると共にスレーブ側の各バスインタフェース４６Ｓ或い
はポートインタフェースは、モータ制御Ｉ／Ｏ、真空計
やガス流量計等をＡＤ（アナログデジタル）或いはＤＡ
（デジタルアナログ）変換するＩ／Ｏ、メモリ、センサ
やアクチュエータ等のデジタルＩ／Ｏ等に接続される。
そして、各スレーブ側制御部は順次ライン接続されてネ
ットワーク化すなわちマルチドロップ化されており、最
後にバスターミネータ５０が接続される。

【００３３】ここで上記高速通信用インタフェース部４
４Ｍ、４４Ｓの構成を図３に基づいて説明する。尚、各
高速通信用インタフェース部４４Ｍ、４４Ｓは全て同様
な構造となっており、１チップに集積されている。この
高速通信用インタフェース部は、マスタ／スレイブブロ
ック（ＭＳブロック）と通信ブロックとに大きく分けら
れる。

【００３４】マスタ／スレイブブロック（ＭＳブロッ
ク）は、マスタ側のＣＰＵとＩ／Ｆ（マスタモード時）
やスレイブＩ／ＯバスとのＩ／Ｆ（スレイブモード時）
などのチップ外部とのＩ／Ｆ（インタフェース）や通信
要求信号、送信メッセージ・データの生成、受信メッセ
ージの解釈と実行を主に行うブロックであり、以下にＭ
Ｓブロックの各構成ブロックについて説明する。尚、図
中［Ｍ］はマスタモード時のみ動作するものを示し、
［Ｓ］はスレーブモード時のみ動作するものを示し、
［Ｒ］はリピータモード時のみ動作するものを示す。

【００３５】マスタシーケンサ５２はアドレスの受信と
データの送受信を行い、マスタモード時において、ＣＰ
Ｕからのアクセスに対してＭＳブロックの動作全てをコ
ントロールして応答を返す機能を持つブロックである。
スレイブシーケンサ５４は、スレイブモード時において
通信ブロックからの要求に対してＭＳブロックの動作全
てをコントロールして応答を返す機能を持つブロックで
ある。

【００３６】上記マスタシーケンサ５２とスレイブシー
ケンサ５４に接続されるアドレスデコーダ／データセレ
クタ５６は、上記マスタシーケンサ５２やスレイブシー
ケンサ５４からの要求がレジスタ／カウンタ５８や通
信、スレイブＩ／Ｏバスアクセスの何れかなのかを選択
を行い、それぞれの機能ブロックにアクセス要求を出す
ブロックである。

【００３７】上記アドレスデコーダ／データセレクタ５
６に接続されるレジスタ／カウンタ５８は、コントロー
ル、エラー、ステータス・レジスタなどやタイマ、ＤＭ
Ａ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送
回路カウンタなど、このチップで必要な全てのレジスタ
／カウンタで構成されるブロックである。また、スレイ
ブ・ポート・モード時に動作するＤＩ／ＤＯのポートも
存在する。通信ブロックへのアクセス要求には以下に示
す４つのリクエスタが存在し、リクエスタブロックはマ
スタモード時のみ動作することになる。

【００３８】スレイブバスリクエスタ６０は、ＣＰＵか
らの要求に対して直接スレイブへの通信アクセス要求を
出すブロックである。スレイブのレジスタまたはスレイ
ブＩ／Ｏバス、スレイブ・ポート・アクセスがある。割
り込みポーリングリクエスタ６２は、スレイブ側の割り
込み発生状況を確認するために、設定されたインターバ
ルで通信アクセス要求を出すブロックである。この要求
はＣＰＵからのアクセスとは関係なく自動的に行われ
る。

【００３９】ＤＭＡ Ｃｈ．０リクエスタ６４は、ＤＭ
Ａ転送を実現するためのブロックである。スレイブから
のＤＭＡ要求の有無を設定されたインターバルで自動的
に確認し、必要なデータ転送を行う。またチップ外部と
のＤＭＡのＩ／Ｆ機能も持つ。ＤＭＡ Ｃｈ．１リクエ
スタ６６は、上記ＤＭＡ Ｃｈ．０と同様な機能を有す
るブロックである。

【００４０】上記各リクエスタ６０、６２、６４、６６
と接続される通信バスアービタ６８は、各リクエスタか
らの通信アクセス要求を調停するブロックである。この
ブロック６８の調停機能により通信ブロックへのアクセ
スは同時に２つ以上発生することはない。

【００４１】上記スレイブシーケンサ５４及び通信バス
アービタ６８に接続されるメッセージ・データフォーマ
ッタ７０は、送信しようとするアドレスとデータを、規
定された通信フォーマットに従ったボディを生成する機
能と、受信した通信メッセージのボディ部をアドレスと
データに分解する機能を持つ。通信メッセージは、ヘッ
ダ部、ボディ部、ＣＲＣ部、リカバリ部で構成される。
その中のボディ部はアドレスとデータの構成で成り立つ
が、通信コマンドによりボディ長が変わるために構成を
整える必要がある。

【００４２】スレイブＩ／Ｏバスへのアクセス要求に
は、次に示す２つのリクエスタすなわちリプライヤが存
在する。これらのリプライヤブロックはスレイブモード
時のみ動作する。一方のＩ／Ｏバスリプライヤ７２は、
マスタ側の高速通信用インタフェース部チップからのス
レイブＩ／Ｏバスアクセス要求によりＩ／Ｏバスアービ
タ７６にバスアクセス要求を出すブロックである。他方
のＤＭＡリプライヤ７４は、マスタ側とのＤＭＡ転送を
実現するためのブロックである。チップ外部とのＤＭＡ
のＩ／Ｆ機能とマスタ側からのＤＭＡ要求の有無確認に
対する応答及び必要なＤＭＡのデータ転送を行う機能を
有する。

【００４３】上記Ｉ／Ｏバスリプライヤ７２、ＤＭＡリ
プライヤ７４及び次に記すスレイブバスＩ／Ｆ７８に接
続されるＩ／Ｏバスアービタ７６は、上記各リプライヤ
７２、７４の要求が規定時間以上待たされた時に、バス
ホールド・タイムアウトのエラーを発生される機能を有
する。また、上記スレイブバスＩ／Ｆ７８へのアクセス
要求には上記２つのリプライヤとチップ外部のセカンダ
リバスマスタ（２ｎｄＣＰＵ）が存在するが、これらの
要求に対してスレイブバスの調停を行う機能も持つ。

【００４４】スレイブバスＩ／Ｆ７８は、アドレスの送
出、データの送受信、デジタルデータの送受信を行い、
スレイブＩ／ＯバスへのアクセスのＩ／Ｆの基本的機能
以外に、Ｉ／Ｏバスとリプライヤのデータ幅を合わせる
ファネルング機能、Ｉ／Ｏバスから規定時間以上アクノ
リッジが返ってこない時にバス・タイムアウトのエラー
を発生する機能を持つ。

【００４５】以上のようなＭＳブロックに対して、通信
ブロックは、高速通信用インタフェース部のネットワー
クの通信を司るブロックであり、ＭＳブロックとパラレ
ルでメッセージ、データのやり取りをする。チップ外部
との入出力信号は、送信ライン４本、受信ライン４本、
送信イネーブル信号１本である。通信ブロックは、フロ
ーコントローラ８０、トランスミッタ８２、ライン状態
検出部８４、レシーバ８６、リピータ８８、ブレイク／
エマージェンシ発生部９０により構成される。以下に、
この通信ブロックの各構成ブロックの機能について説明
する。

【００４６】まず、フローコントローラ８０は、通信の
送信／受信の流れをコントロールするブロックである。
ここでは、通信メッセージ・データへのヘッダ部を生成
し、ＭＳブロックからのボディ部と合わせて送信ブロッ
ク（トランスミッタ）に渡す処理を行う。また、受信ブ
ロック（レシーバ）からの通信メッセージ・データのボ
ディ部を解釈し、自分宛のメッセージ、再送メッセー
ジ、再送要求、エラー・メッセージなどの判断を行い、
処理をする。

【００４７】上記フローコントローラ８０及びブレイク
／エマージェンシ発生回路９０に接続されるトランスミ
ッタ８２はフローコントローラ８０からの送信要求と送
信メッセージ・データを本発明の特長とするＧＣＣ４／
ＧＣＣ２（グレイ・コーデッド・コーディング４／
２）、ＭＭＣ（モディファイド・マンチェスタ・コーデ
ィング）の各モードの設定に従って送信ラインを変化さ
せて送信を行う。これらＧＣＣ／ＭＭＣ符号は、装置内
部の通信に用いるように考案されたものであり、特に本
発明の特長とするＧＣＣ符号は、例えば比較的近距離
な、装置内のＩ／Ｏバスの延長等を目的とし、複数本の
伝送線路を用いて各ノードの回路負荷を最小限にして高
速なデータ転送をすることを目的としている。また、Ｍ
ＭＣ符号は、マンチェスタ符号を基に、対向やマルチド
ロップなどの衝突のない使用条件下で、効率の良い簡易
なビット指向の同期通信手段を提供することを目的とし
ている。これらの符号化方法がこのトランスミッタで実
現されている。尚、これらの符号化方法については後述
する。

【００４８】ライン状態検出部８４は、上記フローコン
トローラ８０に接続されており、ブレイク、エマージェ
ンシ、ラインのビット変化なし、ライン・スペース状態
などのライン状態を常に監視するブロックである。レシ
ーバ８６は、上記フローコントローラ８０に接続されて
おり、上記ライン状態検出ブロック８４と併せて伝送ラ
インのメッセージ・データ受信を行うブロックである。
ビット・レベルでの正常受信確認は行うが、受信したメ
ッセージが意味のあるものかは、フローコントローラ８
０に委ねる。また、上記トランスミッタ８２にて説明し
た符号化方法も、このレシーバ８６において実施され
る。

【００４９】リピータ８８は、上記フローコントローラ
８０、ライン状態検出部８４、レシーバ８６に接続され
ており、高速通信用インタフェース部のネットワーク形
態の中で、リピータモード時に動作するブロックであ
り、リピータ用の通信方向制御信号を作り出す。このモ
ード時には、チップは伝送ラインのモニタとしても機能
し、ライン上のメッセージ・データやライン状態をモニ
タするための信号を出力する。リピータ・モード時に
は、フローコントローラ８０、トランスミッタ８２は動
作しない。

【００５０】ブレイク／エマージェンシ発生部９０は、
ブレイク／エマージェンシ信号が入力され、トランスミ
ッタ８２にブレイク／エマージェンシ信号を出力する。
これらの異常信号の送信要求は正規のルートとは別にこ
のブロックで行い、事故の防止を行っている。

【００５１】次に、上記通信ブロックのＧＣＣ符号、Ｍ
ＭＣ符号を実現するためのブロックについて説明する。
以下に説明する送信部及び受信部は、先のトランスミッ
タ８２やレシーバ８６に主に含まれることになる。図４
はＧＣＣ符号の送信部を示すブロック図である。この送
信部は、図示するようにシリアル／パラレル変換回路９
２、データ・コード化回路９４、ライン復帰コード発生
回路９６及び先に説明したブレイク／エマージェンシ発
生回路部の９０により構成されている。

【００５２】まず、シリアル／パラレル変換回路９２
は、パラレルデータを受け、このフォーマット化されて
いるパラレルの送信メッセージ・データをシリアルに変
換するブロックであり、生成されたシリアルデータをデ
ータコード化回路９４に出力する。この変換回路では、
通信コーディックモード（ＧＣＣ４／ＧＣＣ２）により
変換するシリアルビットが２ビット或いは１ビットにそ
れぞれ変わる。

【００５３】データコード化回路９４は、他の３つの回
路からの入力を受け、シリアル化された送信メッセージ
・データとメッセージ送信終了後のライン復帰コードを
ＧＣＣ４／ＧＣＣ２に従って符号化する。また、ブレイ
ク／エマージェンシ発生回路９８からのブレイク要求に
対しては、メッセージ送信中であっても優先してライン
信号をブレイク状態に変える。

【００５４】尚、ＧＣＣ４／ＧＣＣ２の符号化方法につ
いては、後述する。ライン復帰コード発生回路９６は、
送信メッセージ・データの送信終了後、ライン信号の状
態を検出し、ライン信号の状態からライン復帰コードを
生成し、これをデータコード化回路９４に与えるように
なっている。また、ブレイク／エマージェンシ発生回路
（部）９０は、前述のようにブレイク／エマージェンシ
の要求に対して、規定時間だけデータコード化回路９４
にブレイク要求を出す回路である。伝送ライン上では、
ブレイクとエマージェンシの区別は、それぞれの発行時
間によって区別する。

【００５５】図５はＧＣＣ符号の受信部を示すブロック
図である。この受信部は、図示するようにサンプリング
回路９８、ライン変化検出回路１００、データ／ＣＬＫ
抽出回路１０２、シリアル／パラレル変換回路１０４、
ラインエラー回路１０６及び前述したライン状態検出回
路８４により構成されている。

【００５６】サンプリング回路９８は、ライン信号を受
けてこれをシステムクロックでサンプリングし、同期化
させる回路であり、その出力はライン変化検出回路１０
０、ラインエラー検出回路１０６及びライン状態検出回
路に向けて出力される。ライン変化検出回路１００は、
４本のライン信号のそれぞれの変化（立ち上がり／立ち
下がり）を検出する回路であり、その出力はデータ／Ｃ
ＬＫ抽出回路１０２及びラインエラー検出回路１０６へ
出力される。

【００５７】データ／ＣＬＫ抽出回路１０２は、上記し
たライン変化からシリアルデータ（ＧＣＣ４＝２ビッ
ト、ＧＣＣ２＝１ビット）とビット変化のタイミングク
ロックを抽出する回路である。シリアル／パラレル変換
回路１０４は、抽出されたｎビットのシリアルデータ
（ＧＣＣ４：ｎ＝２、ＧＣＣ２：ｎ＝１）を受信したタ
イミングクロックに従ってパラレルに変換する回路であ
り、パラレルデータを出力する。

【００５８】ラインエラー検出回路１０６は、ライン変
化検出回路１００の出力を受けライン変化が、ＧＣＣ４
／ＧＣＣ２の符号化に従ったものでない場合にエラー信
号を発生する回路である。ここで検出するエラー内容
は、同時に複数のラインが変化した場合のマルチビット
チェンジ（ＭＢＣ）と規定時間以内にどのラインも変化
しなかった場合のノービットチェンジ（ＮＢＣ）の２種
類である。

【００５９】また、前述のライン状態検出回路８４は、
上記ラインエラー以外のライン状態を検出する回路であ
る。検出する内容は、規定時間以上全てのライン信号が
Ｈｉｇｈのレベルであるラインスペースと、規定時間以
上ライン信号がＬｏｗのレベルであるブレイク／エマー
ジェンシである。ブレイクは、正常通信状態と比較して
十分長い時間（例えば伝送クロックの８倍）Ｌｏｗレベ
ルになり、また、エマージョンシはブレイク検出時間に
比べて十分長い時間（例えばブレイク検出の数倍）Ｌｏ
ｗレベルになるというように、検出時間の違いによって
区別する。

【００６０】図６はＭＭＣ符号の送信部を示すブロック
図である。この送信部は、図示するようにシリアル／パ
ラレル変換回路１０８、データコード化回路１１０及び
先に説明したブレイク／エマージェンシ発生回路（部）
９０により構成されている。

【００６１】まず、シリアル／パラレル変換回路１０８
は、フォーマット化されたパラレルデータの送信メッセ
ージデータを１ビットのシリアルデータに変換する回路
である。データコード化回路１１０は、シリアル化され
た送信メッセージデータとメッセージ送信終了後のライ
ン復帰をＭＭＣ規定に従って符号化する。また、ブレイ
ク／エマージェンシ発生回路９０からのブレイク要求に
対しては、メッセージ送信中であっても優先してライン
信号をブレイク状態に変える。尚、ＭＭＣの符号化方法
については後述する。また、ブレイク／エマージェンシ
発生回路９０は、前述と同様である。

【００６２】図７はＭＭＣ符号の受信部を示すブロック
図である。この受信部は、図示するようにサンプリング
回路１１２、ライン変化検出回路１１４、データ／ＣＬ
Ｋビット検出回路１１６、スタートビット検出回路１１
８、ビット同期回路１２０、データ／ＣＬＫ抽出回路１
２２、シリアル／パラレル変換回路１２４及び前述した
ライン状態検出回路８４とにより構成されている。

【００６３】まず、サンプリング回路１１２は、システ
ムクロックでライン信号をサンプリングして同期化させ
る回路である。ライン変化検出回路１１４は、ライン信
号の変化（立ち上がり／立ち下がり）を検出する回路で
ある。データ／ＣＬＫビット検出回路１１６は、ビット
同期回路１２０からのカウント値を基に、ＭＭＣの符号
化規定に従ったライン変化からデータビットとＣＬＫビ
ットを抽出する回路であり、規定に反したライン変化時
はエラー信号を発行する。

【００６４】スタートビット検出回路１１８は、ライン
変化検出回路１１４からの入力を受けてライン変化の検
出されたものの中で、通信メッセージの始まりを意味す
るスタートビットの検出を行い、これからメッセージデ
ータの受信を行うことを必要なブロック例えばビット同
期回路１２０に知らせる。ビット同期回路１２０は、ス
タート検出や正常なＣＬＫビットの検出毎に、次のライ
ン変化までの時間をカウントする回路である。このカウ
ント値は、データ／ＣＬＫビット検出回路１１６で、ラ
イン変化が正常か異常かの判断基準として使用される。

【００６５】データ／ＣＬＫ抽出回路１２２は、ライン
変化から１ビットのシリアルデータとビット変化のタイ
ミングクロックを抽出する回路である。シリアル／パラ
レル変換回路１２４は、抽出された１ビットのシリアル
データを受信したタイミングクロックに従ってパラレル
データに変換する回路である。ライン状態検出回路８４
は、前述したと同様である。

【００６６】次に、以上のように構成された通信系統に
より行われる本発明の符号化方法を通信方法と共に説明
する。まず、選択されたモジュール（スレーブ側制御
部）からデータを読み出すリードサイクルの場合につい
て説明する。

【００６７】図８は、リードサイクルの場合の通信手順
を示す図である。このリードサイクルでは、マスタ側の
制御部３８が、複数あるスレーブ側制御部から所望する
１つを選択し、その内の特定のＩ／Ｏのデータを読み出
すことが行われ、この一連の読み出し操作が、従来方法
にあっては複数のバスサイクルすなわち外部参照サイク
ルを要していたが、本発明においては１回のバスサイク
ルで行うようになっている。尚、以下に示す手順におい
て先頭番号は通信順序を示す。

【００６８】１）まず、マスタ側制御部３８のメイン演
算部８がＣＰＵバス４８を介してアドレスＡとＲＤ（リ
ード）信号をマスタ側の高速通信用インタフェース部４
４Ｍに向けて出力する。このアドレスＡは、マスタ側の
高速通信用インタフェース部のアドレス、選択されるべ
きスレーブ側の高速通信用インタフェース部４４Ｓのア
ドレスＳ１及びスレーブ側のＩ／Ｏのアドレスａも含ま
れた形態となっている。

【００６９】２）上記信号を受けたマスタ側の高速通信
用インタフェース部４４Ｍは図３に示す各ブロックが動
作することにより上記したアドレスＡから、選択すべき
スレーブ側の高速通信用インタフェース部４４Ｓのアド
レスＳ１とそのＩ／Ｏのアドレスａを生成し、シリアル
ライン（伝送線路）４２にＲＤ（リード）信号と共にシ
リアルデータとして送出する。この場合、従来の伝送線
路におけるデータ転送速度は例えば６４ＫＢＰＳと比較
的遅いのに対して、本実施例においては例えば４０ＭＢ
ＰＳと高速転送が行われている。上記したアドレスＳ１
により、図１中に示す複数のチャンバＩ／Ｏ制御モジュ
ール＃１、＃２、＃３……の内から１つのモジュールす
なわちスレーブ側制御部が選択される。

【００７０】３）上記アドレスＳ１により選択されたス
レーブ側の高速通信用インタフェース部４４Ｓは、スレ
ーブバスを介してＩ／Ｏ側（モータ制御、ＡＤ／ＤＡ、
ＤＩ／ＤＯ等）にアドレスａとＲＤ（リード）信号を出
力する。この場合、シリアルで入力された受信データ
は、パラレルに復元されることになる。 ４）ここでアドレスａにより特定されるＩ／Ｏは、その
アドレスａとＲＤ信号で選択されたデータＤと正常に読
み出されたことを示す応答用のＡＣＫ信号をスレーブ側
の高速通信用インタフェース部４４Ｓに向けてパラレル
で出力する。

【００７１】５）上記信号を受けたアドレスＳ１のスレ
ーブ側の高速通信用インタフェース部４４Ｓは、Ｉ／Ｏ
側より受信したデータＤとＩ／Ｏアクセスが正常に行わ
れたことを示すＯＫ信号を伝送線路であるシリアルライ
ン４２にシリアルで出力する。 ６）上記信号を受けたマスタ側の高速通信用インタフェ
ース部４４Ｍは、入力したデータＤとアクセスが正常に
行われたことを示す応答用のＡＣＫ信号をメイン演算部
８に向けて出力することになる。これによりＩ／Ｏの所
定のアドレスａのデータＤが読み取られてマスタ側のＣ
ＰＵに取り込まれることになる。

【００７２】この場合、上記した１）〜６）に示す一連
の読み取り手順はメイン演算部（ＣＰＵ）８の１バスサ
イクル（外部参照サイクル）の間に行われるのであり、
また、その１バスサイクルの間にデータの読み出しを行
うためにも伝送としては例えば４０ＭＢＰＳもの高速転
送が行われている。

【００７３】すなわち、マスタ側のメイン演算部８の１
回の外部参照サイクルの間に、この演算部８から出力さ
れた種々の命令はマスタ側の高速通信用インタフェース
部４４Ｍによりシリアルに組まれて高速で転送され、こ
れを受信したスレーブ側の高速通信用インタフェース部
４４Ｓが受信データをパラレルに組み直してＩ／Ｏをア
クセスし、そして、上記と逆の手順をとってデータをマ
スタ側に送出するようになっている。

【００７４】従って、マスタ側のメイン演算部８は、ス
レーブ側のＩ／Ｏを、例えばマスタ側のメモリ等と同じ
ようなレベルでダイレクトにアクセスすることが可能と
なり、従来の方法（図２３参照）と比較してそのリード
時のアクセス時間を大幅に短縮化することができる。

【００７５】次に、ライトサイクルの場合について説明
する。図９はライトサイクルの場合の通信手順を示す図
である。このライトサイクルでは、マスタ側の制御部３
８が、複数あるスレーブ側制御部から所望する１つを選
択し、その内の特定のＩ／Ｏにデータを書き込むことが
行われ、この一連の書き込み操作が、上述したリードサ
イクルの場合と同様に１回のバスサイクルで行うように
なっている。尚、以下に示す手順において先頭番号は通
信順序を示す。

【００７６】１）まず、マスタ側制御部３８のメイン演
算部８がＣＰＵバス４８を介してアドレスＡと、Ｉ／Ｏ
に書き込むべきデータＤとＷＲ（ライト）信号をマスタ
側の高速通信用インタフェース部４４に向けて出力す
る。このアドレスＡは、マスタ側の高速通信用インタフ
ェース部のアドレス、選択すべきスレーブ側の高速通信
用インタフェース部４４ＳのアドレスＳ１及びスレーブ
側のＩ／Ｏのアドレスａも含まれた形態となっている。

【００７７】２）上記信号を受けたマスタ側の高速通信
用インタフェース部４４Ｍは、図３に示す各ブロックが
動作することにより上記したアドレスＡから選択すべき
スレーブ側の高速通信用インタフェース部４４Ｓのアド
レスＳ１とそのＩ／Ｏのアドレスａを生成し、シリアル
ライン（伝送線路）４２にデータＤ及びＷＲ（ライト）
信号と共にシリアルデータとして送出する。この場合
も、従来の伝送の場合の転送速度よりも早い例えば４０
ＭＢＰＳの高速転送が行われる。上記したアドレスＳ１
により、図１中に示す複数のチャンバＩ／Ｏ制御モジュ
ール＃１、＃２、＃３……の内から１つのモジュールす
なわちスレーブ側制御部が選択される。

【００７８】３）上記アドレスＳ１により選択されたス
レーブ側の高速通信用インタフェース部４４Ｓは、スレ
ーブバスを介してＩ／Ｏ側（モータ制御、ＡＤ／ＤＡ、
ＤＩ／ＤＯ等）にアドレスａ、データＤ及びＷＲ（ライ
ト）信号を出力する。この場合、シリアルで入力された
受信データは、パラレルに復元されることになる。 ４）ここでアドレスａにより特定されるＩ／Ｏは、その
アドレスａとＷＲ信号で選択された箇所にデータＤを書
き込み、そのことを示す応答用のＡＣＫ信号をスレーブ
側の高速通信用インタフェース部４４Ｓに向けてパラレ
ルで出力する。

【００７９】５）上記信号を受けたアドレスＳ１のスレ
ーブ側の高速通信用インタフェース部４４Ｓは、Ｉ／Ｏ
アクセスが正常に行われたことを示すＯＫ信号を伝送線
路であるシリアルライン４２にシリアルで出力する。 ６）上記信号を受けたマスタ側の高速通信用インタフェ
ース部４４Ｍは、アクセスが正常に行われたことを示す
応答用のＡＣＫ信号をメイン演算部８に向けて出力する
ことになる。これによりマスタ側のメイン演算部８のデ
ータＤがＩ／Ｏの所定のアドレスａに書き込まれること
になる。

【００８０】この場合も、前述した読み取り手順と同様
に、上記した１）〜６）に示す一連の書き込み手順はメ
イン演算部（ＣＰＵ）８の１バスサイクル（外部参照サ
イクル）の間に行われ、従って、マスタ側のメイン演算
部８は、スレーブ側のＩ／Ｏを例えばマスタ側のメモリ
等と同じようなレベルでダイレクトにアクセスすること
ができる。すなわち、メイン演算部８が、Ｉ／Ｏのファ
イナルのアドレスに対して複数のコマンドで働きかける
とマスタ側の高速通信用インタフェース部が並列データ
を取り込んでシリアルに直して送信し、これを受けたス
レーブ側の高速通信用インタフェース部がパラレルデー
タに変換してＩ／Ｏにアクセスして書き込みが行われる
が、この一連の動作が１バスサイクルの間で行われるこ
とになる。

【００８１】以上のようにリード・ライトサイクルを行
うようにした結果、従来方法にあっては例えば１回のデ
ータ読み取りに要した時間は、８ビットの場合で数１０
０μｓｅｃ〜数ｍｓｅｃのオーダであったが、本実施例
によれば１０μｓｅｃ以内でアクセスが完了し、処理時
間を大幅に短縮して高速処理が可能となった。

【００８２】次に、割り込みサイクルの場合について説
明する。図１０は割り込みサイクルの場合の通信手順を
示す図である。この割り込みサイクルは、任意のＩ／Ｏ
からの割り込み要求を検知するための通信手順である。
尚、以下に示す手順において先頭番号は通信順序を示
す。

【００８３】１）まず、マスタ側制御部３８のメイン演
算部８が、アドレスＡにマスタ側の高速通信用インタフ
ェース部４４ＭのアドレスＡｍと、データＤにポーリン
グするスレーブＳ１を指定し、ＷＲ（ライト）信号を発
生する。 ２）この信号を受けたマスタ側の高速通信用インタフェ
ース部４４Ｍは、内部記憶にＳ１を記憶し、メイン演算
部８に対して確認用のＡＣＫ信号を出力する。

【００８４】３）ＡＣＫ信号を受けたメイン演算部８
は、アドレスＡにマスタ側の高速通信用インタフェース
部４４ＭのアドレスＡｍとデータＤにポーリングするイ
ンターバル時間Ｔｉを指定し、ＷＲ（ライト）信号を発
生する。 ４）この信号を受けたマスタ側の高速通信用インタフェ
ース部４４Ｍは、内部記憶にＴｉを記憶し、メイン演算
部８に対して確認用のＡＣＫ信号を出力する。

【００８５】５）この信号を受けたマスタ側の高速通信
用インタフェース部４４Ｍは、インターバル時間Ｔｉで
指定された間隔でスレーブ側の高速通信用インタフェー
ス部４４Ｓに対して割り込みが発生しているかを問い合
わせるために、シリアルライン４２よりなる伝送線路上
にアドレスＳ１とＩＲＱ＿ＰＯＬコマンドを出力する。 ６）このコマンドを入力したスレーブ側の高速通信用イ
ンタフェース部４４Ｓは、その支配下のＩ／Ｏが割り込
みを発生していないときには、その旨を示すＮＯ＿ＩＲ
Ｑを伝送線路上に出力し、マスタ側のメイン演算部８に
応答する。

【００８６】７）ここで、任意のＩ／Ｏが、ある時点で
割り込みを示すＩＮＴをスレーブ側の高速通信用インタ
フェース部４４Ｓに向けて発生したと仮定する。 ８）ここでマスタ側のメイン演算部８は、インターバル
時間Ｔｉで指定された間隔でスレーブ側の高速通信用イ
ンタフェース部４４Ｓに対して割り込みが発生している
かを問い合わせるため、伝送線路上にアドレスＳ１とＩ
ＲＱ＿ＰＯＬコマンドを出力する。

【００８７】９）この信号を受けたスレーブ側の高速通
信用インタフェース部４４Ｓ（Ｓ１）は、前述のように
Ｉ／Ｏが割り込みが発生しているために、割り込み要求
を示すＩＲＱ信号をマスタ側の高速通信用インタフェー
ス部４４Ｍに応答する。 Ａ）上記ＩＲＱ信号を受けたマスタ側の高速通信用イン
タフェース部４４Ｍは、メイン演算部８に向けて割り込
みを示すＩＮＴ信号を出力する。 Ｂ）このＩＮＴ信号を受けたメイン演算部８は、先に説
明したリードサイクル、ライトサイクルを使用し、当該
Ｉ／Ｏに対して割り込み要因の制御を行う。 以上のようにして割り込みサイクルが完了することにな
る。

【００８８】次に、ＤＭＡ（ダイレクトメモリアクセ
ス）サイクルの場合について説明する。図１１はＤＭＡ
サイクルの場合の通信手順を示す図である。この場合、
ＤＭＡサイクルを行うために、メイン演算部８が使用さ
れたり或いは特別のコントローラ（ＤＭＡＣ）が設けら
れる。

【００８９】ＤＭＡサイクルは、Ｉ／Ｏのデータをマス
タ側のメインのメモリに移す場合、これをハードウエア
によりダイレクトに行うものであり、マスタ側のＣＰＵ
を介すことなくＩ／Ｏとメモリとの間をバスで繋ぐこと
により行われる。メインのＣＰＵが、支配の権限をＤＭ
ＡＣに一時移すとＤＭＡＣがあたかもＣＰＵのようにＩ
／Ｏのデータをメモリに転送するように動作する。すな
わちこのＤＭＡは、上記した割り込み操作にデータを付
加したものと考えることができる。尚、以下に示す手順
において先頭番号は通信順序を示す。

【００９０】１）〜４）まず、前述したライトサイクル
にて示したと同様にＤＭＡにおいて設定が必要なスレイ
ブレジスタの数だけ１）〜４）の手順を繰り返し行う。 ５）〜６）マスタ側の高速通信用インタフェース部４４
Ｍへのレジスタアクセスを行うためにＤＭＡで設定が必
要なマスタレジスタの数だけ５）〜６）を繰り返し行
う。

【００９１】７）次に、マスタ側の高速通信用インタフ
ェース部４４Ｍがスレーブ側に対してポーリングを伝送
線路に出力してＤＭＡの要求（ＤＲＱ）を出力している
か否かを見に行く。 ８）スレーブ側の高速通信用インタフェース部４４Ｓが
ＤＲＱを出力していない場合には、その旨を示すＮＯ＿
ＤＲＱ信号を伝送線路に出力して返答を行う。 ９）ここで、任意のＩ／Ｏが対応するスレーブ側の高速
通信用インタフェース部４４Ｓに対してＤＲＱ（ＤＭＡ
の要求）が出され、そのスレーブ側の高速通信用インタ
フェース部４４Ｓの内部準備が完了すると、それに付随
するデータＤをスレイブバスより取り込む。

【００９２】１０）次に、マスタ側の高速通信用インタ
フェース部４４Ｍがスレーブ側に対して前述の７）の手
順と同様にＤＭＡの要求（ＤＲＱ）を出力しているか否
かを見に行く。 １１）この信号を受けたスレーブ側の高速通信用インタ
フェース部４４Ｓは、Ｉ／ＯからのＤＲＱ信号を受けた
ために伝送線路に対してＤＲＱ信号を出力し、ＤＭＡ要
求の存在をマスタ側の高速通信用インタフェース部４４
Ｍに知らせる。

【００９３】１２）この信号を受けたマスタ側の高速通
信用インタフェース部４４Ｍは、スレーブ側に対して先
にスレーブ側の高速通信用インタフェース部４４Ｓが取
り込んだＤＭＡデータを読みに行く。 １３）この信号を受けたスレーブ側の高速通信用インタ
フェース部４４ＳはデータＤを送出し、マスタ側の高速
通信用インタフェース部４４ＭはこのデータＤを内部レ
ジスタに保管する。

【００９４】１４）マスタ側の高速通信用インタフェー
ス部４４Ｍは、ＤＭＡデータＤを取り込んだことをＤＭ
ＡＣに報告をする。 １５）この信号を受けたＤＭＡＣは、マスタ側の高速通
信用インタフェース部４４Ｍに対して取り込んだＤＭＡ
データを読みに行くことになる。 以後、ＤＭＡ転送回数だけ７）〜１５）の手順を繰り返
し行い、ＤＭＡ操作を完了する。

【００９５】次に、ＥＭＧ（エマージェンシ）サイクル
の場合について説明する。図１２はＥＭＧサイクルの場
合の通信手順を示す図であり、図１２（Ａ）はスレーブ
側に対してＥＭＧ信号を出力する場合の図を示し、図１
２（Ｂ）はマスタ側に対してＥＭＧ信号を出力する場合
を示す。

【００９６】このＥＭＧサイクルは、通信回路における
ブレーク（ＢＲＥＡＫ）信号を用いて行われ、例えば何
れかの処理装置に火災等が生じた時にブレーク信号を出
力すると、マスタ側の高速通信用インタフェース部の信
号を強制的に引っ張り込むようになっている。このブレ
ーク信号は、不慮に混入されるノイズと十分に識別し得
るだけの十分に長い連続したＬｏｗレベルの信号として
表される。

【００９７】１）マスタ側の高速通信用インタフェース
部４４ＭにＥＭＧ信号が入力される。 ２）この信号を受けたマスタ側の高速通信用インタフェ
ース部４４Ｍは伝送線路をＥＭＧ状態にドライブする。 ３）するとスレーブ側の全ての高速通信用インタフェー
ス部がＥＭＧ信号をＩ／Ｏに対して出力し、その旨を全
てのＩ／Ｏに知らせる。

【００９８】４）一方、あるＩ／Ｏに緊急事態が生ずる
とそれを支配するある１つのスレーブ側の高速通信用イ
ンタフェース部にＥＭＧ信号が入力される。 ５）このＥＭＧ信号が入力されたスレーブ側の高速通信
用インタフェース部は伝送線路をＥＭＧ状態にドライブ
する。 ６）するとスレーブ側のその他の高速通信用インタフェ
ース部は支配するＩ／ＯにＥＭＧ信号を出力すると同時
に、マスタ側の高速通信用インタフェース部４４Ｍはメ
インＣＰＵ側に対してＥＭＧ信号を出力し、その旨を知
らせることになる。このようにしてＥＭＧサイクルが完
了することになる。

【００９９】次に、上記した通信方法においてマスタス
レーブ間にて使用される本発明の特長とする符号化方法
について具体的に説明する。本実施例では、図６及び図
７に示す回路で行われるＭＭＣ（モディファイド・マン
チェスタ・コーディング）と図４及び図５に示す回路で
行われるＧＣＣ（グレイ・コーデッド・コーディング）
が用いられる。尚、このＧＣＣ符号にはＧＣＣ４とＧＣ
Ｃ２の２つの種類がある。このＭＭＣ／ＧＣＣコード
は、前述のように装置内部の通信に用いるべく考案され
たものである。

【０１００】ＭＭＣコードは、マンチェスタ符号を基
に、対向やマルチドロップなどの衝突のない使用条件下
で効率の良い簡易なビット指向の同期通信手段を提供す
ることを主に目的としている。また、ＧＣＣコードは、
例えば比較的近距離な装置内のＩ／Ｏバスの延長等を目
的とし、また、複数本（２本或いは４本）の伝送線路
（ライン）を用いて各ノードの回路負荷を最小限にして
高速なデータ転送をすることを目的としている。

【０１０１】ノード間で通信するための既存の伝送方法
には種々の方法があるが、何れも通信ラインを最低限の
本数（２本乃至４本）にすることに主眼を置いているた
めに前述のように以下のような制約がある。 コントローラが複雑化する。 伝送速度が遅い。

【０１０２】また、調歩同期と同期に関しては、調歩同
期では、クロック成分がないためにバイト毎に同期を取
り直さなくてはならず、その度にスタートビットやスト
ップビットが８ビットに対して２乃至３ビット程度必要
になる。また、サンプリングのためにチップのクロック
が伝送レートの８〜１６倍必要となり、チップの動作速
度限界により、伝送レートを上げることができない。

【０１０３】また、通常の同期では、プリアンブルに割
く時間が長いのみならず、ＰＬＬ回路等を用いたクロッ
ク抽出も面倒である。ＭＭＣ／ＧＣＣコードを用いるこ
とにより、上記問題点をある程度解決することが可能と
なる。伝送線路数は、ＭＭＣ１は送受信各１本、ＧＣＣ
２は送受信各２本、ＧＣＣ４は送受信各４本である。

【０１０４】ここで各符号化方法のルールを説明する。
ＭＭＣ１は、伝送路の立ち上がりで「１」、立ち下がり
で「０」となる。ＧＣＣ２は、各伝送路の変化が
「０」、「１」となる。ＧＣＣ４は、各伝送路の変化が
「００」、「０１」、「１０」、「１１」となる。

【０１０５】また、ＧＣＣ符号においては同時に複数の
伝送路が変化することはなく、且ついずれかの伝送路の
変化は必ず所定の間隔毎に発生する。ＭＭＣ符号の特徴
は、ビットレートの６倍のサンプリング速度で済む点に
ある。また、ＧＣＣ符号の特徴は、単純な回路でクロッ
ク抽出ができる点、ライン上では同時に変化するビット
は１ビットのみのため、位相のばら付きに強い点、サン
プル速度がビットレートの３倍以上あれば良いことから
遅くて済む点、高速な転送速度が得られる点にある。

【０１０６】まず、ＭＭＣ１の符号化方法を説明する。
図１３は図６に示す送信部における各部分の波形を示す
波形図である。まず、送信すべきパラレルデータαがシ
リアル／パラレル変換回路１０８に入力されると、この
データは１ビットのシリアルデータβに変換される。こ
のシリアルデータβは、データコード化回路１１０によ
ってライン信号γが生成されて送出される。

【０１０７】この場合、符号化はシリアルデータ“１”
の時には、ライン信号をＬｏｗからＨｉｇｈへ変化さ
せ、シリアルデータ“０”の時にはラインをＨｉｇｈか
らＬｏｗへ変化させる。また、データを伝送していない
時には伝送ラインはＨｉｇｈの状態に維持されているの
で、伝送開始時にはラインをＬｏｗにすることにより、
スタートビットを付加させる。送出されるライン信号か
らは、後述するように受信部側で決められたＣＬＫビッ
トにより決められる所定間隔毎にデータビットが抽出さ
れる。メッセージデータの送信が終了した時、伝送ライ
ンがＨｉｇｈでなければこれをＨｉｇｈの状態にし、必
ずライン復帰を行う。

【０１０８】また、ブレイク／エマージェンシ発行要求
があると、どのようなライン状態からでもブレイクのラ
イン信号を出力する。データコード化回路１１０ではブ
レイク／エマージェンシの区別はなく、ブレイク要求が
入力されている時間だけライン信号γを全てＬｏｗの状
態にし、この時の時間管理は、ブレイク／エマージェン
シ発生回路９０により行われる。

【０１０９】次に、ＭＭＣ１の受信部の動作について説
明する。図１４は図７に示すＭＭＣ符号の受信部におけ
る各部分の波形を示す波形図である。まず、ライン信号
Ｉを、サンプリング回路１１２にて例えば転送レートの
６倍のサンプリングＣＬＫにてサンプリングして同期化
させ、ラインの状態変化信号ＩＩ（ＳＲｘ０）を作成す
る。そして、このＳＲｘ０信号を基に、データ／ＣＬＫ
ビット検出回路１１６、スタートビット検出回路１１
８、ビット同期回路１２０及びデータ／ＣＬＫ抽出回路
１２２よりスタートビットＩＩＩ、ＣＬＫビットＩＶ、
１ビットのシリアルデータＶ及びＲｘＣＬＫ信号ＶＩを
それぞれ生成する。そして、シリアル／パラレル変換回
路１２４にて上記シリアルデータＶ及びＲｘＣＬＫ信号
ＶＩを基にパラレルデータＶＩＩを生成し、元のデータ
を復元することになる。

【０１１０】次に、ＧＣＣ４の送信部の動作について説
明する。図１５は図４に示すＧＣＣ符号の送信部におけ
る各部分の波形を示す波形図である。まず、送信すべき
パラレルデータをシリアル／パラレル変換回路９２に
て２ビットのシリアルデータに変換する。そして、こ
のシリアルデータをデータコード化回路９４にて４ビ
ットのパラレルデータであるライン信号に変換し、送
出する。

【０１１１】この場合、符号化は前述したようにシリア
ルデータが“１、０”の時には４本のラインの内のＴ
ｘ２のラインを変化させ、“０、１”の時にはＴｘ１の
ラインを変化させ、“１、１”の時にはＴｘ３のライン
を変化させ、“０、０”の時にはＴｘ０のラインを変化
させる。尚、複数のラインが同時に変化することはな
い。また、何れかのラインにおける変化は、必ず所定の
間隔毎に発生する。このように複数のラインの内、必ず
何れかのラインで同時に１つしか変化させず、そこに意
味が持たせられるようになっている。

【０１１２】メッセージの送信が終了した後のライン復
帰過程では、ライン復帰コード発生回路９６はライン復
帰コードを符号化して出力する。この時、復帰コードは
Ｔｘ０のラインより順番にＬｏｗ→Ｈｉｇｈの状態に変
化させ、既にラインの状態がＨｉｇｈであれば、その次
のラインを順に処理し、全てのラインをＨｉｇｈの状態
に復帰させる。この場合、データの送出時にあってはプ
リアンブル等のスタートビットを最初に設けることな
く、いきなりデータを送出することができる。

【０１１３】また、ブレイク／エマージェンシ発行要求
があると、どのようなライン状態からでもブレイクのラ
イン信号を出力する。データコード化回路９４では、ブ
レイク／エマージェンシの区別はなく、ブレイク要求が
入力されている時間だけライン信号を全てＬｏｗの状態
にし、この時の時間管理は、ブレイク／エマージェンシ
発生回路９０により行われる。

【０１１４】また、実際のデータの送出にあたっては、
データ送出の最後に、それまで送ったデータが正しいか
否か（ビット欠け等がないか否か）を検査するために８
〜１６ビットのＣＲＣ（循環冗長検査：Ｃｙｃｌｉｃ
Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋｓ）チェックを行う
が、このＣＲＣチェックの行い方によっては全てのライ
ンを最後にＨｉｇｈの状態にする復帰操作を行わなくて
済む。例えばこの一例としては、ＧＣＣ４符号の場合に
おいて送信すべきメッセージデータのバイト数を４の倍
数に設定すればよい。従って、例えばバイト数が１８ビ
ットのメッセージデータを送信したい場合には、これに
２ビット付加して４の倍数である２０ビットとし、これ
によりＣＲＣチェック終了時に復帰操作を行うことなく
全てのラインをＨｉｇｈの状態にすることができる。

【０１１５】次に、ＧＣＣ４の受信部の動作について説
明する。図１６は図５に示すＧＣＣ符号の受信部におけ
る各部分の波形を示す波形図である。入力されるライン
信号Ａ（４本）を、サンプリング回路９８にて例えば転
送レートの４倍のサンプリングＣＬＫにてサンプリング
して同期化させ、各ラインの状態変化信号Ｂ（ＳＲｘ０
〜ＳＲｘ３）を作成する。そして、データ／ＣＬＫ抽出
回路１０２においてこの４つの信号（ＳＲｘ０〜ＳＲｘ
３）からＧＣＣの符号化に従ってｎビット、この実施例
においては２ビットのシリアルデータＤと受信ＣＬＫ
（ＲｘＣＬＫ）信号Ｃを生成する。この受信ＣＬＫ信号
Ｃは上記４つの信号（ＳＲｘ０〜ＳＲｘ３）を排他論理
和回路（ＥＸ−ＯＲ）を通すことにより容易に作成する
ことができる。そして、シリアル／パラレル変換回路１
０４では、上記シリアルデータＤとＲｘＣＬＫ信号Ｃか
らパラレルデータＥを生成し、元のデータを復元するこ
とになる。

【０１１６】次に、ＧＣＣ２の送信部の動作について説
明する。図１７は図４に示すＧＣＣ符号の送信部におけ
る各部分の波形を示す波形図である。このＧＣＣ２符号
では、２本のラインの変化に対して意味づけを行う点に
おいて先のＧＣＣ４符号と異なり、他の点についてはＧ
ＣＣ４符号と同じである。

【０１１７】すなわち、まず送信すべきパラレルデータ
をシリアル／パラレル変換回路９２にて１ビットのシ
リアルデータに変換する。そして、このシリアルデー
タをデータコード化回路９４にて２ビットのライン信
号に変換し、送出する。この場合、符号化は前述した
ようにシリアルデータが“１”の時には２本のライン
の内のＴｘ１のラインを変化させ、“０”の時にはＴｘ
０のラインを変化させる。尚、２本のラインが同時に変
化することはない。また、前述のＧＣＣ４符号と同様に
何れかのラインにおける変化は必ず所定の間隔毎に発生
する。このように２本のラインの何れか一方が必ず変化
し、それに意味を持たせるようになっている。

【０１１８】メッセージの送信が終了した後のライン復
帰過程では、ライン復帰コード発生回路９６はライン復
帰コードを符号化して出力する。この時、復帰コードは
Ｔｘ０のラインより順番にＬｏｗ→Ｈｉｇｈの状態に変
化させ、既にラインの状態がＨｉｇｈであれば、次のラ
インを処理して２本全てのラインをＨｉｇｈの状態に復
帰させる。この場合、偶数のパリティのＣＲＣチェック
を行うとライン復帰操作を不要にすることができる。こ
の場合、データの送出時には、スタートビット等を付加
することなく、いきなりデータを送出することができる
点はＧＣＣ４の場合と同じである。

【０１１９】また、ブレイク／エマージェンシ発行要求
があると、どのようなライン状態からでもブレイクのラ
イン信号を出力する。データコード化回路９４では、ブ
レイク／エマージェンシの区別はなく、ブレイク要求が
入力されている時間だけライン信号を全てＬｏｗの状態
にし、この時の時間管理は、ブレイク／エマージェンシ
発生回路９６により行われる。

【０１２０】次に、ＧＣＣ２の受信部の動作について説
明する。図１８は図５に示すＧＣＣ符号の受信部におけ
る各部分の波形を示す波形図である。入力されるライン
信号Ａ（２本）を、サンプリング回路９８にて例えば転
送レートの２倍のサンプリングＣＬＫにてサンプリング
して同期化させ、各ラインの状態変化信号Ｂ（ＳＲｘ
０、ＳＲｘ１）を作成する。そして、データ／ＣＬＫ抽
出回路１０２においてこの２つの信号（ＳＲｘ０、ＳＲ
ｘ１）からＧＣＣ２の符号化を行ってｎビット、この実
施例においては１ビットのシリアルデータＤと受信ＣＬ
Ｋ（ＲｘＣＬＫ）信号Ｃを生成する。この受信ＣＬＫ信
号Ｃは上記２つの信号（ＳＲｘ０、ＳＲｘ１）を排他論
理和回路（ＥＸ−ＯＲ）を通すことにより容易に作成す
ることができる。そして、シリアル変換回路１０４で
は、上記シリアルデータとＲｘＣＬＫ信号Ｃからパラレ
ルデータＥを生成し、元のデータを復元することにな
る。

【０１２１】このようにＧＣＣ４／ＧＣＣ２の符号化方
法によれば、複数のラインを用いて、これらのラインの
内の１本のみを必ず変化させてそこに意味付けを持たせ
るようにしたので、高速な転送を行うことができる。例
えば現実的なライン速度は例えば１０ＭＨｚ程度が限界
であるが（システムクロックは４０ＭＨｚ）、ＧＣＣ符
号にすれば４０ＭＢＰＳの転送レートが可能である。ま
た、スタートビットやストップビット等の冗長ビットを
少なくすることができるので、その分回路負担を少なく
でき、一層高速なデータ転送が可能となる。

【０１２２】尚、上述したようにサンプリング速度も転
送レートの４〜６倍程度で済み、回路設計が容易であ
る。更には、内部クロック（ＣＬＫ）信号を形成するた
めには受信したデータを排他論理和素子に通すだけでよ
いので、従来必要とされた例えばＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路やクロックライン等を不
要にでき、構成が簡単である。

【０１２３】また、同時に１つのラインの状態しか変化
しないので、ノイズに対して強くなり、特に、高周波、
マグネット等のノイズ源を多数使用した半導体製造装置
には非常に適している。また更には、電送エラーを少な
くするためには通信路上での位相余裕度が重要になる
が、上述のようにＧＣＣ符号化方法を行うことにより、
サンプリング速度にも依存するが、位相余裕度を最大±
２５％まで拡大することができ、ディレイに対しても強
くなり良好な送信結果を得ることができた。尚、以上の
実施例にあっては、装置内通信の例として半導体製造装
置を例にとって説明したが、これに限定されないのは勿
論である。

【０１２４】

【発明の効果】以上説明したように、本発明の符号化方
法によれば、次のような優れた作用効果を発揮すること
ができる。所定の間隔毎に、複数のラインの内のいずれ
か１本のラインの状態を変化させて、その変化したライ
ンに対応させて所定の意味付けを行うようにしたので、
冗長ビットを少なくすることができ、高速なデータ伝送
を行うことができる。また、複数のラインの変化からク
ロック信号を容易に取り出すことができるので、クロッ
ク専用ラインを設ける必要やクロック抽出用の複雑な回
路を設ける必要をなくすことができる。更には、同時に
１つのライン状態しか変化しないので、耐ノイズ性を向
上させることができる。伝送ライン数を大幅に増加させ
ることなく高速な伝送が可能なので装置内通信のような
中短距離間の通信に最適な符号化方法を提供することが
できる。

【図面の簡単な説明】

【図１】本発明方法を実施するための通信系統を示すブ
ロック図である。

【図２】図１に示す通信系統を適用する半導体製造装置
を示す外観図である。

【図３】図１に示す通信系統で用いる高速通信用インタ
フェース部を示すブロック図である。

【図４】本発明方法に係るＧＣＣ符号の送信部を示すブ
ロック図である。

【図５】本発明方法に係るＧＣＣ符号の受信部を示すブ
ロック図である。

【図６】ＭＭＣ符号の送信部を示すブロック図である。

【図７】ＭＭＣ符号の受信部を示すブロック図である。

【図８】リードサイクルの場合の通信手順を示す図であ
る。

【図９】ライトサイクルの場合の通信手順を示す図であ
る。

【図１０】割り込みサイクルの場合の通信手順を示す図
である。

【図１１】ＤＭＡサイクルの場合の通信手順を示す図で
ある。

【図１２】ＥＭＧサイクルの場合の通信手順を示す図で
ある。

【図１３】図６に示す送信部における各部分の波形を示
す波形図である。

【図１４】図７に示すＭＭＣ符号の受信部における各部
分の波形を示す波形図である。

【図１５】図４に示す本発明方法のＧＣＣ符号の送信部
における各部分の波形を示す波形図である。

【図１６】図５に示す本発明方法のＧＣＣ符号の受信部
における各部分の波形を示す波形図である。

【図１７】図４に示す本発明方法のＧＣＣ符号の送信部
における各部分の波形を示す波形図である。

【図１８】図５に示す本発明方法のＧＣＣ符号の受信部
における各部分の波形を示す波形図である。

【図１９】分散型コントローラ方式の構成図である。

【図２０】集中型コントローラ方式の構成図である。

【図２１】ＣＰＵバスを拡張したＩ／Ｏ集約型コントロ
ーラ方式の構成図である。

【図２２】通信専用インタフェースを用いたＩ／Ｏ集約
型コントローラ方式の構成図である。

【図２３】メイン演算部が選択されたＩ／Ｏ部のデータ
をリードする場合の通信手順を示す図である。

【図２４】メイン演算部が選択されたＩ／Ｏ部にデータ
をライトする場合の通信手順を示す図である。

【符号の説明】

２６Ａ、２６Ｂ、２６Ｃ 処理装置 ２８ 共通搬送室 ３０Ａ、３０Ｂ カセット室 ３２ カセット ３４ 入力機器 ３６ 表示器 ３８ マスタ側制御部 ４０Ａ、４０Ｂ、４０Ｃ スレーブ側制御部 ４２ シリアルライン（伝送線路） ４４Ｍ、４４Ｓ 高速通信用インタフェース部 ４６Ｍ、４６Ｓ バスインタフェース ４８ ＣＰＵバス ５０ バスターミネータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 デジタル情報を符号化して複数のライン
   よりなる伝送線路を介して伝送するに際して、所定の間
   隔毎に、前記複数のラインの内のいずれか１本のライン
   のＨｉｇｈ、Ｌｏｗの状態を変化させ、変化したライン
   に対応させて所定の意味付けを行うようにしたことを特
   徴とする符号化方法。