JPH07214811A - サーマルヘッド - Google Patents
サーマルヘッドInfo
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- JPH07214811A JPH07214811A JP774694A JP774694A JPH07214811A JP H07214811 A JPH07214811 A JP H07214811A JP 774694 A JP774694 A JP 774694A JP 774694 A JP774694 A JP 774694A JP H07214811 A JPH07214811 A JP H07214811A
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- Japan
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- thermal head
- circuit
- clock signal
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- drive circuit
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Abstract
(57)【要約】
【目的】 駆動回路の簡略化および印画品質の向上を図
ることができるサーマルヘッドを提供する。 【構成】 駆動回路１０は、シリアルデータから成る印
画データＤＩを外部からのクロック信号ＣＬＫに同期し
て転送することによって、所定ビット数毎にパラレルデ
ータに変換して出力するシフトレジスタＳＲ１〜ＳＲ６
４と、積分回路１５と、積分回路１５から出力されるス
トローブ信号ＳＴＢによってシフトレジスタＳＲ１〜Ｓ
Ｒ６４からの出力を開閉するゲート素子Ｇ１〜Ｇ６４
と、各ゲート素子Ｇ１〜Ｇ６４によって、端子Ｈ１〜Ｈ
６４に接続される複数の発熱抵抗体に流れる電流を制御
する複数のスイッチング素子Ｔ１〜Ｔ６４などから構成
される。
ることができるサーマルヘッドを提供する。 【構成】 駆動回路１０は、シリアルデータから成る印
画データＤＩを外部からのクロック信号ＣＬＫに同期し
て転送することによって、所定ビット数毎にパラレルデ
ータに変換して出力するシフトレジスタＳＲ１〜ＳＲ６
４と、積分回路１５と、積分回路１５から出力されるス
トローブ信号ＳＴＢによってシフトレジスタＳＲ１〜Ｓ
Ｒ６４からの出力を開閉するゲート素子Ｇ１〜Ｇ６４
と、各ゲート素子Ｇ１〜Ｇ６４によって、端子Ｈ１〜Ｈ
６４に接続される複数の発熱抵抗体に流れる電流を制御
する複数のスイッチング素子Ｔ１〜Ｔ６４などから構成
される。
Description
【０００１】
【産業上の利用分野】本発明は、感熱紙などの記録媒体
に感熱記録を行うサーマルヘッドを備えた印字装置およ
びその駆動方法に関する。
に感熱記録を行うサーマルヘッドを備えた印字装置およ
びその駆動方法に関する。
【０００２】
【従来の技術】図４は、従来のサーマルヘッドの一例の
サーマルヘッドの電気的構成を示す回路図である。この
サーマルヘッドは、多数の発熱抵抗体Ｒ１〜Ｒ１７２８
と、複数の駆動回路１などで構成されており、６４個の
発熱抵抗体が１つの駆動回路１に接続され、さらに５７
６個の発熱抵抗体および９個の駆動回路１を１つのブロ
ックとして計３つのブロックＢ１〜Ｂ３に区分されて印
画動作を行う。
サーマルヘッドの電気的構成を示す回路図である。この
サーマルヘッドは、多数の発熱抵抗体Ｒ１〜Ｒ１７２８
と、複数の駆動回路１などで構成されており、６４個の
発熱抵抗体が１つの駆動回路１に接続され、さらに５７
６個の発熱抵抗体および９個の駆動回路１を１つのブロ
ックとして計３つのブロックＢ１〜Ｂ３に区分されて印
画動作を行う。
【０００３】図５は、図４に示される駆動回路１の回路
図である。この駆動回路１は、シリアルデータから成る
印画データにＤＩを外部からのクロック信号ＣＬＫに同
期して転送することによって、所定ビット数毎にパラレ
ルデータに変換して出力するシフトレジスタＳＲ１〜Ｓ
Ｒｎと、外部からのラッチ信号ＬＡＴによって、シフト
レジスタＳＲ１〜ＳＲｎの出力を記憶する複数のラッチ
回路Ｌ１〜Ｌｎと、外部からのストローブ信号ＳＴＢＩ
および印画制御信号ＢＥＯによって、各ラッチ回路Ｌ１
〜Ｌｎの出力を開閉する複数のゲート素子Ｇ１〜Ｇｎ
と、各ゲート素子Ｇ１〜Ｇｎの出力によって発熱抵抗体
Ｒ１〜Ｒｎに流れる電流を制御する複数のスイッチング
素子Ｔ１〜Ｔｎなどから構成されている。
図である。この駆動回路１は、シリアルデータから成る
印画データにＤＩを外部からのクロック信号ＣＬＫに同
期して転送することによって、所定ビット数毎にパラレ
ルデータに変換して出力するシフトレジスタＳＲ１〜Ｓ
Ｒｎと、外部からのラッチ信号ＬＡＴによって、シフト
レジスタＳＲ１〜ＳＲｎの出力を記憶する複数のラッチ
回路Ｌ１〜Ｌｎと、外部からのストローブ信号ＳＴＢＩ
および印画制御信号ＢＥＯによって、各ラッチ回路Ｌ１
〜Ｌｎの出力を開閉する複数のゲート素子Ｇ１〜Ｇｎ
と、各ゲート素子Ｇ１〜Ｇｎの出力によって発熱抵抗体
Ｒ１〜Ｒｎに流れる電流を制御する複数のスイッチング
素子Ｔ１〜Ｔｎなどから構成されている。
【０００４】サーマルヘッドに形成された多数の発熱抵
抗体Ｒ１〜Ｒｎの一端は、各スイッチング素子Ｔ１〜Ｔ
ｎのドレイン素子に接続されるとともに、各発熱抵抗体
Ｒ１〜Ｒｎの他端は共通に外部電源２の出力側ＶＨに接
続されており、各スイッチング素子Ｔ１〜Ｔｎのソース
側が共通して接続された端子ＧＮＤ２に、外部電源７０
の接地側が接続されている。
抗体Ｒ１〜Ｒｎの一端は、各スイッチング素子Ｔ１〜Ｔ
ｎのドレイン素子に接続されるとともに、各発熱抵抗体
Ｒ１〜Ｒｎの他端は共通に外部電源２の出力側ＶＨに接
続されており、各スイッチング素子Ｔ１〜Ｔｎのソース
側が共通して接続された端子ＧＮＤ２に、外部電源７０
の接地側が接続されている。
【０００５】このサーマルヘッドの動作について、図６
に示すタイミングチャートを参照しながら説明する。一
走査線として形成される１７２８画素分の印画データＤ
ＡＴＡは、クロック信号ＣＬＫに同期して各駆動回路１
のシフトレジスタＳＲ１〜ＳＲｎに入力、転送され、各
駆動回路１において６４画素分の印画信号ＤＡＴＡがそ
れぞれパラレルデータに変換される。次に、ラッチ信号
ＬＡＴが反転して、駆動回路１のシフトレジスタＳＲ１
〜ＳＲｎの出力が各ラッチ回路Ｌ１〜Ｌｎに記憶され
る。次に、印画制御信号ＢＥＯがローレベルに反転して
ストローブ信号ＳＴＢＩがローレベルに反転すると、発
熱抵抗体Ｒ１〜Ｒ５７６から成るブロックＢ１に対応す
るこの駆動回路１の各ゲート素子Ｇ１〜Ｇｎが開いて、
各ラッチ回路Ｌ１〜Ｌｎに記憶された印画信号ＤＡＴＡ
に基づいて各スイッチング素子Ｔ１〜Ｔｎが選択的に導
通状態となる。すると、発熱抵抗体Ｒ１〜Ｒ５７６に選
択的に電流が流れて発熱し、感熱紙や熱転写フィルムを
加熱して、ブロックＢ１に対応する一走査線の１／３の
部分の印画動作を行う。
に示すタイミングチャートを参照しながら説明する。一
走査線として形成される１７２８画素分の印画データＤ
ＡＴＡは、クロック信号ＣＬＫに同期して各駆動回路１
のシフトレジスタＳＲ１〜ＳＲｎに入力、転送され、各
駆動回路１において６４画素分の印画信号ＤＡＴＡがそ
れぞれパラレルデータに変換される。次に、ラッチ信号
ＬＡＴが反転して、駆動回路１のシフトレジスタＳＲ１
〜ＳＲｎの出力が各ラッチ回路Ｌ１〜Ｌｎに記憶され
る。次に、印画制御信号ＢＥＯがローレベルに反転して
ストローブ信号ＳＴＢＩがローレベルに反転すると、発
熱抵抗体Ｒ１〜Ｒ５７６から成るブロックＢ１に対応す
るこの駆動回路１の各ゲート素子Ｇ１〜Ｇｎが開いて、
各ラッチ回路Ｌ１〜Ｌｎに記憶された印画信号ＤＡＴＡ
に基づいて各スイッチング素子Ｔ１〜Ｔｎが選択的に導
通状態となる。すると、発熱抵抗体Ｒ１〜Ｒ５７６に選
択的に電流が流れて発熱し、感熱紙や熱転写フィルムを
加熱して、ブロックＢ１に対応する一走査線の１／３の
部分の印画動作を行う。
【０００６】以下同様に、ストローブ信号ＳＴＢ２がロ
ーレベルに反転すると、発熱抵抗体Ｒ５７７からＲ１１
５２に選択的に電流が流れて発熱し、ブロックＢ２に対
応する一走査線の１／３の部分の印画動作を行い、さら
にストローブ信号ＳＴＢ３がローレベルに反転すると、
発熱抵抗体Ｒ１１５３〜Ｒ１７２８に選択的に電流が流
れて発熱し、ブロックＢ３に対応する一走査線の１／３
の部分の印画動作を行う。このようにして、一走査線分
の印画を行われて感熱紙や熱転写フィルムをステップ搬
送しながら上述の動作を繰返すことによって一連の画像
が記録される。
ーレベルに反転すると、発熱抵抗体Ｒ５７７からＲ１１
５２に選択的に電流が流れて発熱し、ブロックＢ２に対
応する一走査線の１／３の部分の印画動作を行い、さら
にストローブ信号ＳＴＢ３がローレベルに反転すると、
発熱抵抗体Ｒ１１５３〜Ｒ１７２８に選択的に電流が流
れて発熱し、ブロックＢ３に対応する一走査線の１／３
の部分の印画動作を行う。このようにして、一走査線分
の印画を行われて感熱紙や熱転写フィルムをステップ搬
送しながら上述の動作を繰返すことによって一連の画像
が記録される。
【０００７】しかしながら、図５に示されるサーマルヘ
ッドでは、各発熱抵抗体Ｒ１〜Ｒｎの個数と同数のシフ
トレジスタＳＲ１〜ＳＲｎ、ラッチ回路Ｌ１〜Ｌｎ、ス
イッチング素子Ｔ１〜Ｔｎなどを備える必要があるた
め、駆動回路９の回路構成が複雑になり、多数の駆動回
路１をサーマルヘッドに搭載するので、サーマルヘッド
の製造コストの上昇を招くという課題がある。また、駆
動回路１の数が多くなると、サーマルヘッドの小型化が
困難であるという課題もある。
ッドでは、各発熱抵抗体Ｒ１〜Ｒｎの個数と同数のシフ
トレジスタＳＲ１〜ＳＲｎ、ラッチ回路Ｌ１〜Ｌｎ、ス
イッチング素子Ｔ１〜Ｔｎなどを備える必要があるた
め、駆動回路９の回路構成が複雑になり、多数の駆動回
路１をサーマルヘッドに搭載するので、サーマルヘッド
の製造コストの上昇を招くという課題がある。また、駆
動回路１の数が多くなると、サーマルヘッドの小型化が
困難であるという課題もある。
【０００８】前述の課題を解決するために、ラッチ回路
Ｌ１〜Ｌｎを削減し、さらに駆動信号として、ラッチ信
号ＬＡＴ、ストローブ信号ＳＴＢＩおよび印画制御信号
ＢＥＯを削減して、駆動回路１を大幅に簡略化するサー
マルヘッドが、実開平５−２９７５３に開示されてい
る。
Ｌ１〜Ｌｎを削減し、さらに駆動信号として、ラッチ信
号ＬＡＴ、ストローブ信号ＳＴＢＩおよび印画制御信号
ＢＥＯを削減して、駆動回路１を大幅に簡略化するサー
マルヘッドが、実開平５−２９７５３に開示されてい
る。
【０００９】図７は、このサーマルヘッドの電気的構成
を示す回路図である。サーマルヘッドは、多数の発熱抵
抗体Ｒ１〜Ｒ１７２８と複数の駆動回路３から構成され
ており、６４個の発熱抵抗体が１つの駆動回路３に接続
されている。各駆動回路３には、印画データＤＡＴＡお
よびクロック信号ＣＬＫが入力される。
を示す回路図である。サーマルヘッドは、多数の発熱抵
抗体Ｒ１〜Ｒ１７２８と複数の駆動回路３から構成され
ており、６４個の発熱抵抗体が１つの駆動回路３に接続
されている。各駆動回路３には、印画データＤＡＴＡお
よびクロック信号ＣＬＫが入力される。
【００１０】図８は、図７に示される駆動回路３の回路
図である。この駆動回路３は、シリアルデータから成る
印画データＤＩを外部からのクロック信号ＣＬＫに同期
して転送することによって所定ビット数毎にパラレルデ
ータに変換して出力するシフトレジスタＳＲ１〜ＳＲ６
４と、クロック信号ＣＬＫによって、シフトレジスタＳ
Ｒ１〜ＳＲ６４からの出力を開閉するゲート素子Ｇ１〜
Ｇ６４と、各ゲート素子Ｇ１〜Ｇ６４の出力によって、
端子Ｈ１〜Ｈ６４に接続される多数の発熱抵抗体に流れ
る電流を制御する複数のスイッチング素子Ｔ１〜Ｔ６４
などから構成されている。
図である。この駆動回路３は、シリアルデータから成る
印画データＤＩを外部からのクロック信号ＣＬＫに同期
して転送することによって所定ビット数毎にパラレルデ
ータに変換して出力するシフトレジスタＳＲ１〜ＳＲ６
４と、クロック信号ＣＬＫによって、シフトレジスタＳ
Ｒ１〜ＳＲ６４からの出力を開閉するゲート素子Ｇ１〜
Ｇ６４と、各ゲート素子Ｇ１〜Ｇ６４の出力によって、
端子Ｈ１〜Ｈ６４に接続される多数の発熱抵抗体に流れ
る電流を制御する複数のスイッチング素子Ｔ１〜Ｔ６４
などから構成されている。
【００１１】このサーマルヘッドの動作について、図９
で示されるタイミングチャートを参照しながら説明す
る。一走査線分として形成される１７２８画素分の印画
データは、時間Ｔ１においてクロック信号ＣＬＫに同期
して、各駆動回路３のシフトレジスタＳＲ１〜ＳＲ６４
に入力、転送され、各駆動回路３において、６４画素分
の印画データがそれぞれパラレルデータに変換される。
で示されるタイミングチャートを参照しながら説明す
る。一走査線分として形成される１７２８画素分の印画
データは、時間Ｔ１においてクロック信号ＣＬＫに同期
して、各駆動回路３のシフトレジスタＳＲ１〜ＳＲ６４
に入力、転送され、各駆動回路３において、６４画素分
の印画データがそれぞれパラレルデータに変換される。
【００１２】次にクロック信号ＣＬＫは、時間Ｔ２にお
いて、ハイレベルに固定され、各駆動回路３のゲート素
子Ｇ１〜Ｇ６４が、各シフトレジスタＳＲ１〜ＳＲ６４
に記憶された印画データＤＩに基づいて駆動され、各ス
イッチング素子Ｔ１〜Ｔｎが選択的に導通状態となる。
すると、発熱抵抗体に選択的に電流が流れて発熱し、一
走査線分の印画が行われる。
いて、ハイレベルに固定され、各駆動回路３のゲート素
子Ｇ１〜Ｇ６４が、各シフトレジスタＳＲ１〜ＳＲ６４
に記憶された印画データＤＩに基づいて駆動され、各ス
イッチング素子Ｔ１〜Ｔｎが選択的に導通状態となる。
すると、発熱抵抗体に選択的に電流が流れて発熱し、一
走査線分の印画が行われる。
【００１３】
【発明が解決しようとする課題】しかしながら、このサ
ーマルヘッドは、図９で示される時間Ｔ１において、ク
ロック信号ＣＬＫがハイレベルのとき、シフトレジスタ
に記憶されているデータがハイレベルであればゲート素
子およびスイッチング素子を介して、発熱抵抗体に電流
が流れる。これによって、データ転送中にもかかわら
ず、不必要な印画が行われたり、不必要な蓄熱がサーマ
ルヘッドにおいて行われたりするという課題がる。
ーマルヘッドは、図９で示される時間Ｔ１において、ク
ロック信号ＣＬＫがハイレベルのとき、シフトレジスタ
に記憶されているデータがハイレベルであればゲート素
子およびスイッチング素子を介して、発熱抵抗体に電流
が流れる。これによって、データ転送中にもかかわら
ず、不必要な印画が行われたり、不必要な蓄熱がサーマ
ルヘッドにおいて行われたりするという課題がる。
【００１４】本発明の目的は、前述した課題を解決する
ために、駆動回路の簡略化、および印画品質の向上を図
ることができるサーマルヘッドを提供することである。
ために、駆動回路の簡略化、および印画品質の向上を図
ることができるサーマルヘッドを提供することである。
【００１５】
【課題を解決するための手段】本発明は、印画画素を構
成する複数の発熱抵抗体と、各発熱抵抗体に流れる電流
を制御する複数のスイッチング素子と、各スイッチング
素子を開閉する複数のゲート素子と、シリアルデータか
ら成る印画データを転送するとともに印画データを前記
複数のゲート素子に出力するシフトレジスタと、シフト
レジスタに印画データを入力するためのデータ入力端子
と、各ゲート素子を開閉するためのストローブ信号およ
びシフトレジスタに入力される印画データを転送するク
ロック信号を入力するためのクロック入力端子とを備え
るサーマルヘッドにおいて、前記クロック入力端子と各
ゲート素子との間にクロック信号のレベルを減衰するた
めのパルス減衰回路を介在させたことを特徴とするサー
マルヘッドである。
成する複数の発熱抵抗体と、各発熱抵抗体に流れる電流
を制御する複数のスイッチング素子と、各スイッチング
素子を開閉する複数のゲート素子と、シリアルデータか
ら成る印画データを転送するとともに印画データを前記
複数のゲート素子に出力するシフトレジスタと、シフト
レジスタに印画データを入力するためのデータ入力端子
と、各ゲート素子を開閉するためのストローブ信号およ
びシフトレジスタに入力される印画データを転送するク
ロック信号を入力するためのクロック入力端子とを備え
るサーマルヘッドにおいて、前記クロック入力端子と各
ゲート素子との間にクロック信号のレベルを減衰するた
めのパルス減衰回路を介在させたことを特徴とするサー
マルヘッドである。
【００１６】また本発明は、前記パルス減衰回路は、抵
抗とコンデンサで構成される積分回路であることを特徴
とする。
抗とコンデンサで構成される積分回路であることを特徴
とする。
【００１７】
【作用】本発明に従えば、クロック入力端子と各ゲート
素子との間にクロック信号のレベルを減衰するためのパ
ルス減衰回路が介在する。したがって、クロック入力端
子からシフトレジスタに入力される印画データを転送す
るクロック信号を入力している間、パルス減衰回路にお
いて、クロック信号のレベルが減衰されてローレベルの
ストローブ信号としてゲート素子に出力されるので、各
ゲート素子が能動状態にならない。次に、クロック入力
端子から入力されるクロック信号をハイレベルに固定す
ることによって、クロック信号のレベルはパルス減衰回
路において減衰されず、ハイレベルのストローブ信号と
してゲート素子に出力されるので、各ゲート素子がシフ
トレジスタに記憶されている印画データに基づいて選択
的に能動状態となる。これによって、印画が行われる。
素子との間にクロック信号のレベルを減衰するためのパ
ルス減衰回路が介在する。したがって、クロック入力端
子からシフトレジスタに入力される印画データを転送す
るクロック信号を入力している間、パルス減衰回路にお
いて、クロック信号のレベルが減衰されてローレベルの
ストローブ信号としてゲート素子に出力されるので、各
ゲート素子が能動状態にならない。次に、クロック入力
端子から入力されるクロック信号をハイレベルに固定す
ることによって、クロック信号のレベルはパルス減衰回
路において減衰されず、ハイレベルのストローブ信号と
してゲート素子に出力されるので、各ゲート素子がシフ
トレジスタに記憶されている印画データに基づいて選択
的に能動状態となる。これによって、印画が行われる。
【００１８】また本発明に従えば、前記パルス減衰回路
は、抵抗とコンデンサで構成される積分回路である。し
たがって、この積分回路に入力されるクロック信号の幅
が積分回路の時定数より小さいとき、クロック信号のレ
ベルは減衰される。
は、抵抗とコンデンサで構成される積分回路である。し
たがって、この積分回路に入力されるクロック信号の幅
が積分回路の時定数より小さいとき、クロック信号のレ
ベルは減衰される。
【００１９】
【実施例】図１は本発明の一実施例であるサーマルヘッ
ドの電気的構成を示す回路図である。このサーマルヘッ
ドは、多数の発熱抵抗体Ｒ１〜Ｒ１７２８と、複数の駆
動回路１０から構成されており、６４個の発熱抵抗体が
１つの駆動回路１０に接続されている。駆動回路１０に
は、印画データＤＡＴＡ、およびクロック信号ＣＬＫが
入力される。
ドの電気的構成を示す回路図である。このサーマルヘッ
ドは、多数の発熱抵抗体Ｒ１〜Ｒ１７２８と、複数の駆
動回路１０から構成されており、６４個の発熱抵抗体が
１つの駆動回路１０に接続されている。駆動回路１０に
は、印画データＤＡＴＡ、およびクロック信号ＣＬＫが
入力される。
【００２０】図２は、図１で示される駆動回路１０の回
路図である。この駆動回路１０は、シリアルデータから
成る印画データＤＩを外部からのクロック信号ＣＬＫに
同期して転送することによって、所定ビット数毎にパラ
レルデータに変換して出力するシフトレジスタＳＲ１〜
ＳＲ６４と、積分回路１５と、積分回路１５から出力さ
れるストローブ信号ＳＴＢによって、シフトレジスタＳ
Ｒ１〜ＳＲ６４からの出力を開閉するゲート素子Ｇ１〜
Ｇ６４と、各ゲート素子Ｇ１〜Ｇ６４によって端子Ｈ１
〜Ｈ６４に接続される複数の発熱抵抗体に流れる電流を
制御する複数のスイッチング素子Ｔ１〜Ｔ６４などから
構成されている。
路図である。この駆動回路１０は、シリアルデータから
成る印画データＤＩを外部からのクロック信号ＣＬＫに
同期して転送することによって、所定ビット数毎にパラ
レルデータに変換して出力するシフトレジスタＳＲ１〜
ＳＲ６４と、積分回路１５と、積分回路１５から出力さ
れるストローブ信号ＳＴＢによって、シフトレジスタＳ
Ｒ１〜ＳＲ６４からの出力を開閉するゲート素子Ｇ１〜
Ｇ６４と、各ゲート素子Ｇ１〜Ｇ６４によって端子Ｈ１
〜Ｈ６４に接続される複数の発熱抵抗体に流れる電流を
制御する複数のスイッチング素子Ｔ１〜Ｔ６４などから
構成されている。
【００２１】積分回路１５は、図２で示されるように、
入力を安定させるためのバッファゲート素子１６、抵抗
Ｒ１およびコンデンサＣ１から構成され、コンデンサＣ
１の一端は抵抗Ｒ１に接続され、他端はグランド端子Ｇ
ＮＤ２に接続され、抵抗Ｒ１は、バッファゲート素子１
６を介してクロック端子ＣＬＫに接続されている。この
積分回路１５の時定数τは、τ＝Ｒ１・Ｃ１で表され
る。積分回路１５に入力されるクロック信号ＣＬＫのパ
ルス幅をＴＰとすると、ＴＰ＜τの場合、積分回路１５
から出力されるストローブ信号ＳＴＢのクロック信号Ｃ
ＬＫに対する電圧レベルの値は、パルス幅ＴＰと時定数
τとの比に応じて、減少する。またＴＰ＞＞τの場合、
ストローブ信号ＳＴＢの立上がり時間、立下がり時間が
若干長くなる程度で、ストローブ信号ＳＴＢとクロック
信号ＣＬＫの電圧レベルは同一である。
入力を安定させるためのバッファゲート素子１６、抵抗
Ｒ１およびコンデンサＣ１から構成され、コンデンサＣ
１の一端は抵抗Ｒ１に接続され、他端はグランド端子Ｇ
ＮＤ２に接続され、抵抗Ｒ１は、バッファゲート素子１
６を介してクロック端子ＣＬＫに接続されている。この
積分回路１５の時定数τは、τ＝Ｒ１・Ｃ１で表され
る。積分回路１５に入力されるクロック信号ＣＬＫのパ
ルス幅をＴＰとすると、ＴＰ＜τの場合、積分回路１５
から出力されるストローブ信号ＳＴＢのクロック信号Ｃ
ＬＫに対する電圧レベルの値は、パルス幅ＴＰと時定数
τとの比に応じて、減少する。またＴＰ＞＞τの場合、
ストローブ信号ＳＴＢの立上がり時間、立下がり時間が
若干長くなる程度で、ストローブ信号ＳＴＢとクロック
信号ＣＬＫの電圧レベルは同一である。
【００２２】実際の回路例を以下に説明する。抵抗Ｒ１
の値を１ＫΩ，コンデンサＣ１の値を２５０ｐＦとする
と、積分回路１５の時定数τの値は、０．２５μｓｅｃ
となる。クロック信号ＣＬＫの周波数が４ＭＨｚ、デュ
ーティ比が５０％のとき、クロック信号ＣＬＫの電圧レ
ベルに対するストローブ信号ＳＴＢの電圧レベルの比
は、０．３９となる。したがって、クロック信号の電圧
レベルが５Ｖのとき、ストローブ信号ＳＴＢの電圧レベ
ルの波高値は１．９５Ｖとなる。ゲート素子Ｇ１〜Ｇ６
４が、ＣＭＯＳで構成される回路の場合、内部のトラン
ジスタは２．５〜３Ｖ以上で安定に動作し、ハイレベル
となる。したがって、前述の条件でクロック信号ＣＬＫ
を入力した場合、ストローブ信号ＳＴＢは、ローレベル
となり、ゲート素子Ｇ１〜Ｇ６４は駆動されない。
の値を１ＫΩ，コンデンサＣ１の値を２５０ｐＦとする
と、積分回路１５の時定数τの値は、０．２５μｓｅｃ
となる。クロック信号ＣＬＫの周波数が４ＭＨｚ、デュ
ーティ比が５０％のとき、クロック信号ＣＬＫの電圧レ
ベルに対するストローブ信号ＳＴＢの電圧レベルの比
は、０．３９となる。したがって、クロック信号の電圧
レベルが５Ｖのとき、ストローブ信号ＳＴＢの電圧レベ
ルの波高値は１．９５Ｖとなる。ゲート素子Ｇ１〜Ｇ６
４が、ＣＭＯＳで構成される回路の場合、内部のトラン
ジスタは２．５〜３Ｖ以上で安定に動作し、ハイレベル
となる。したがって、前述の条件でクロック信号ＣＬＫ
を入力した場合、ストローブ信号ＳＴＢは、ローレベル
となり、ゲート素子Ｇ１〜Ｇ６４は駆動されない。
【００２３】図３は、図１で示されるサーマルヘッドを
前述の回路条件で駆動させた場合のタイムチャートであ
り、このタイムチャートを参照しながらサーマルヘッド
の動作について説明する。一走査線として形成される１
７２８画素分の印画データは、時間Ｔ１において、周波
数４ＭＨｚのクロック信号ＣＬＫに同期して、各駆動回
路１０のシフトレジスタＳＲ１〜ＳＲ６４に入力、転送
され、各駆動回路１０において６４画素分の印画データ
がそれぞれパラレルデータに変換される。このとき、ス
トローブ信号ＳＴＢは、前述のように電圧レベルが減衰
し、ローレベルとなるので、ゲート素子Ｇ１〜Ｇ６４は
駆動されない。
前述の回路条件で駆動させた場合のタイムチャートであ
り、このタイムチャートを参照しながらサーマルヘッド
の動作について説明する。一走査線として形成される１
７２８画素分の印画データは、時間Ｔ１において、周波
数４ＭＨｚのクロック信号ＣＬＫに同期して、各駆動回
路１０のシフトレジスタＳＲ１〜ＳＲ６４に入力、転送
され、各駆動回路１０において６４画素分の印画データ
がそれぞれパラレルデータに変換される。このとき、ス
トローブ信号ＳＴＢは、前述のように電圧レベルが減衰
し、ローレベルとなるので、ゲート素子Ｇ１〜Ｇ６４は
駆動されない。
【００２４】次にクロック信号ＣＬＫは、時間Ｔ２にお
いてハイレベルに固定される。この時間Ｔ２は、たとえ
ば２ｍｓｅｃであり、時定数τに対してきわめて大きい
ので、前述のようにストローブ信号は、ほぼクロック信
号ＣＬＫに同期してハイレベルに固定される。したがっ
て、各駆動回路１０のゲート素子Ｇ１〜Ｇ６４が、各シ
フトレジスタＳＲ１〜ＳＲ６４に記憶された印画データ
ＤＩに基づいて駆動され、各スイッチング素子Ｔ１〜Ｔ
６４が選択的に導通状態となる。すると、発熱抵抗体に
選択的に電流が流れて発熱し、一走査線分の印画が行わ
れる。
いてハイレベルに固定される。この時間Ｔ２は、たとえ
ば２ｍｓｅｃであり、時定数τに対してきわめて大きい
ので、前述のようにストローブ信号は、ほぼクロック信
号ＣＬＫに同期してハイレベルに固定される。したがっ
て、各駆動回路１０のゲート素子Ｇ１〜Ｇ６４が、各シ
フトレジスタＳＲ１〜ＳＲ６４に記憶された印画データ
ＤＩに基づいて駆動され、各スイッチング素子Ｔ１〜Ｔ
６４が選択的に導通状態となる。すると、発熱抵抗体に
選択的に電流が流れて発熱し、一走査線分の印画が行わ
れる。
【００２５】
【発明の効果】以上のように本発明によれば、クロック
入力端子からシフトレジスタの転送クロック信号を入力
している間、パルス減衰回路において、クロック信号の
レベルが減衰されてローレベルのストローブ信号として
各ゲート素子に出力されるので、各ゲート素子は能動状
態にならない。また、クロック入力端子から入力される
クロック信号をハイレベルに固定することによって、ク
ロック信号のレベルはパルス減衰回路において減衰され
ず、クロック信号は、ハイレベルのストローブ信号とし
て各ゲート素子に出力される。したがって、シフトレジ
スタに記憶されている印画データに基づいて、各ゲート
素子が能動状態となり、印画が行われる。また、パルス
減衰回路は、抵抗とコンデンサで構成される積分回路で
簡単に実現できる。これによって、駆動回路の簡略化お
よび印画品質の向上を図ることができる。
入力端子からシフトレジスタの転送クロック信号を入力
している間、パルス減衰回路において、クロック信号の
レベルが減衰されてローレベルのストローブ信号として
各ゲート素子に出力されるので、各ゲート素子は能動状
態にならない。また、クロック入力端子から入力される
クロック信号をハイレベルに固定することによって、ク
ロック信号のレベルはパルス減衰回路において減衰され
ず、クロック信号は、ハイレベルのストローブ信号とし
て各ゲート素子に出力される。したがって、シフトレジ
スタに記憶されている印画データに基づいて、各ゲート
素子が能動状態となり、印画が行われる。また、パルス
減衰回路は、抵抗とコンデンサで構成される積分回路で
簡単に実現できる。これによって、駆動回路の簡略化お
よび印画品質の向上を図ることができる。
【図１】本発明の一実施例であるサーマルヘッドの電気
的構成を示す回路図である。
的構成を示す回路図である。
【図２】図１で示される駆動回路１０の回路図である。
【図３】図１で示されるサーマルヘッドを駆動させた場
合のタイムチャートである。
合のタイムチャートである。
【図４】従来のサーマルヘッドの電気的構成を示す回路
図である。
図である。
【図５】図４で示される駆動回路１の回路図である。
【図６】図４で示されるサーマルヘッドを駆動させた場
合のタイムチャートである。
合のタイムチャートである。
【図７】従来のサーマルヘッド３の電気的構成を示す回
路図である。
路図である。
【図８】図７で示される駆動回路３の電気的構成を示す
回路図である。
回路図である。
【図９】図７で示されるサーマルヘッドを駆動させた場
合のタイムチャートである。
合のタイムチャートである。
１，３，１０ 駆動回路 １５ 積分回路 １６ バッファゲート素子 Ｇ１〜Ｇ６４ ゲート素子 ＳＲ１〜ＳＲ６４ シフトレジスタ Ｒ１ 抵抗 Ｃ１ コンデンサ ＤＡＴＡ 印画データ ＣＬＫ クロック信号 ＳＴＢ ストローブ信号
Claims (2)
- 【請求項１】 印画画素を構成する複数の発熱抵抗体
と、 各発熱抵抗体に流れる電流を制御する複数のスイッチン
グ素子と、 各スイッチング素子を開閉する複数のゲート素子と、 シリアルデータから成る印画データを転送するとともに
印画データを前記複数のゲート素子に出力するシフトレ
ジスタと、 シフトレジスタに印画データを入力するためのデータ入
力端子と、 各ゲート素子を開閉するためのストローブ信号およびシ
フトレジスタに入力される印画データを転送するクロッ
ク信号を入力するためのクロック入力端子とを備えるサ
ーマルヘッドにおいて、 前記クロック入力端子と各ゲート素子との間にクロック
信号のレベルを減衰するためのパルス減衰回路を介在さ
せたことを特徴とするサーマルヘッド。 - 【請求項２】 前記パルス減衰回路は、抵抗とコンデン
サで構成される積分回路であることを特徴とする請求項
１記載のサーマルヘッド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP774694A JPH07214811A (ja) | 1994-01-27 | 1994-01-27 | サーマルヘッド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP774694A JPH07214811A (ja) | 1994-01-27 | 1994-01-27 | サーマルヘッド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07214811A true JPH07214811A (ja) | 1995-08-15 |
Family
ID=11674271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP774694A Pending JPH07214811A (ja) | 1994-01-27 | 1994-01-27 | サーマルヘッド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07214811A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003063046A (ja) * | 2001-08-23 | 2003-03-05 | Rohm Co Ltd | プリンタの駆動装置 |
-
1994
- 1994-01-27 JP JP774694A patent/JPH07214811A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003063046A (ja) * | 2001-08-23 | 2003-03-05 | Rohm Co Ltd | プリンタの駆動装置 |
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