JPH0721783B2 - メモリコピー防止回路付カセット - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、例えばゲーム機などの電子装置に装着される
カセットに係り、詳しくは、内蔵されたメモリのデー
タ、プログラムなどをコピーされないようにするための
メモリコピー防止回路を設けたカセットに関する。

（従来の技術） 従来、例えばメインカセットとサブカセットを組み合わ
せて本体部に装着し、ゲームを楽しむようなゲーム機な
どの電子装置において、メインカセット、及びサブカセ
ットに内蔵されたリードオンリーメモリ（ROM）等に記
憶されたデータ、プログラムは、メモリコピー装置を使
用すれば比較的簡単にコピーできるものであった。その
ため、メーカー各社はそれぞれのコピー防止策を施して
いるが、十分なコピー防止策が得られていないのが現状
である。

（発明が解決しようとする課題） そこで本発明では、内蔵されたメモリのプログラムなど
をコピーされないようにするためのメモリコピー防止回
路をカセットに設け、そのメモリコピー防止回路を本体
部の制御回路によりアクセスすることによって、メモリ
コピーを防止することを解決すべき技術的課題とするも
のである。

（課題を解決するための手段） 上記課題解決のための技術的手段は、本体部に装着され
た状態で、本体部に内蔵された制御回路によって読み出
される各種のデータ、及びプログラムを記憶したメモリ
を備えるカセットに、前記制御回路から出力される所定
周波数のクロック信号を入力してカウントし、所定のカ
ウント値に達したときにタイムリミット信号を出力する
タイマ回路と、前記制御回路のプログラムに従った時間
間隔で前記制御回路から出力されるクリア信号を入力す
るごとに、前記タイマ回路のカウント値をクリアするタ
イムカウントクリア回路と、前記タイマ回路からの前記
タイムリミット信号を入力している状態では、前記制御
回路からの読出要求信号を入力しても前記メモリから前
記データ、及びプログラムの読出しを禁止する一方、前
記タイマ回路からの前記タイムリミット信号を入力して
いない状態で前記制御回路からの前記読出要求信号を入
力したときには前記メモリに対して前記データ、及びプ
ログラムの読出しを可能にさせるための出力回路とを設
けた構成にすることである。

（作用） 上記構成のメモリコピー防止回路付カセットによれば、
本体部に上記カセットが装着された状態で、本体部内蔵
の制御回路から所定周波数のクロック信号が出力される
とタイマ回路がそのクロック信号をカウントする。ま
た、タイムカウントクリア回路は制御回路から出力され
るクリア信号を入力するごとに前記タイマ回路のカウン
ト値をクリアする。そのため、タイマ回路において１か
らカウントされたクロック信号のカウント値が所定値に
達してタイマ回路からタイムリミット信号が出力される
までの時間より短い時間間隔で上記クリア信号が出力さ
れていればタイムリミット信号が出力されることはな
い。このような制御により、タイムリミット信号が出力
されていないときに制御回路から読出要求信号が出力さ
れると、出力回路はカセット内蔵のメモリから前記デー
タ、及びプログラムの読出しを可能にさせる。

一方、制御回路からタイムカウントクリア回路にクリア
信号が出力されない場合は、タイマ回路におけるクロッ
ク信号のカウント値が所定値に達っし、タイマ回路から
タイムリミット信号が出力される。タイムリミット信号
が出力されている状態で、制御回路から読出要求信号が
出力されても出力回路はメモリから前記データ、及びプ
ログラムの読出しを不可能にさせる。

従って、カセットに内蔵された前記タイマ回路と、タイ
ムカウントクリア回路と、出力回路とを前記のようにア
クセスできないようなメモリコピー装置にそのカセット
をセットし、そのメモリコピー装置から単に読出要求信
号を出力して前記データ、及びプログラムをコピーしよ
うとしても、出力回路は前記データ、及びプログラムの
読出しを阻止するため、前記データ、及びプログラムの
コピーが防止される。

（実施例） 次に、本発明の一実施例を図面を参照しながら説明す
る。

第１図は、ダブルカセット式のゲーム用のファミコン１
の斜視図を示したものであり、サブカセット２が装着さ
れたメインカセット３をファミコン本体1Aのカセット挿
入口４に差し込んで使用するものである。尚、ファミコ
ン１にはマイクロコンピュータ、クロック回路、電源回
路などが内蔵されている。メインカセット３にはゲーム
用のメインプログラムが記憶されており、サブカセット
２にはサブプログラムが記憶されていて、このサブカセ
ット２を同シリーズの他のサブカセットに差し換えるこ
とにより、例えばゲームのストーリイの一部を変えるこ
とができるようになっている。

本実施例においては、サブカセット２とメインカセット
３とから成るダブルカセットのうち、内蔵されたリード
オンリーメモリ（ROM）のデータ、及びプログラム（以
後、本実施例においては単にプログラムというように記
載する。）のコピーを防止するためのメモリコピー防止
回路をサブカセット２に設けた例を説明する。

第２図はサブカセット２に設けたメモリコピー防止回路
の回路図である。

第２図において、フリップフロップ11、12、13、14によ
りタイマ回路（カウンタ回路）が構成されており、ファ
ミコン１に内蔵されたクロック回路からのクロック信号
（CLK）が所定数入力されると、フリップフロップ15、1
6のうち、フリップフロップ16の出力端子Ｑから論理Ｈ
のタイムリミット信号が出力されるようになっている。
一方、フリップフロップ11、12、13、14、15、及び16
は、ファミコン１に内蔵されたマイクロコンピュータか
らの論理Ｌのコントロール信号（CONTROL）によりクリ
アされるようになっている。この内、フリップフロップ
11、12、13、14はクリア端子に論理Ｈ信号が印加された
ときにタイマ回路のカウント値がクリアされるようにな
っており、フリップフロップ15、16はクリア端子に論理
Ｌ信号が印加されたときにリセットされるようになって
いる。そのため、フリップフロップ11、12、13、14のク
リア端子にはノットゲート17を介してクリア信号が印加
されるようにタイムカウントクリア回路を構成してい
る。フリップフロップ16の出力端子Ｑからの出力信号
（OUT）と、ファミコン１に内蔵されたマイクロコンピ
ュータからのプログラム読出要求信号（OE）とを入力す
る２入力オアゲート18は、上記出力信号（OUT）と、プ
ログラム読出要求信号（OE）とが共に論理Ｌのときに論
理Ｌの信号を出力するもので、２入力オアゲート18の出
力信号（ROM OE）が論理Ｌの状態のときに、サブカセ
ット２の内蔵ROMからプログラムの読出しを可能にさ
せ、そのプログラムをメインカセット３を介してファミ
コン１に内蔵されたマイクロコンピュータに伝送できる
ようになっている。即ち、２入力オアゲート18は、特許
請求の範囲に記載した出力回路に相当する。

第３図は、サブカセット２に設けられたメモリコピー防
止回路のタイミングチャートを示したものである。この
タイミングチャートを参照しながら前記構成のメモリコ
ピー防止回路の作用を説明する。

サブカセット２が装着されたメインカセット３をカセッ
ト挿入口４に差し込んだ状態で、ファミコン１に電源が
投入されると、第３図（Ａ）に示すような矩形波のクロ
ック信号（CLK）がファミコン１のクロック回路から出
力される。このクロック信号（CLK）は、フリップフロ
ップ11に入力され、以後フリップフロップ11、12、13、
14の作用により分周される。そしてクロック信号（CL
K）が所定数入力されると、フリップフロップ16の出力
端子Ｑから論理Ｈの信号が出力される。しかし、第３図
（Ｂ）に示すようなマイクロコンピュータからの論理Ｌ
のコントロール信号（CONTROL）が時間間隔T1で出力さ
れ、タイマ回路のカウント値が所定値に達する前にクリ
アされると、フリップフロップ16の出力端子Ｑから論理
Ｈの信号が出力されることはない。しかしながら、第３
図（Ｂ）のＰエリアに示すようにコントロール信号（CO
NTROL）が時間間隔T1を過ぎても入力されない場合は、
第３図（Ｄ）のＱエリアに示すようにフリップフロップ
16の出力信号（OUT）は論理Ｈに反転する。

第３図（Ｄ）は、ファミコン１に内蔵されたマイクロコ
ンピュータからのプログラム読出要求信号（OE）のタイ
ムチャートである。また、第３図（Ｅ）は、サブカセッ
ト２の内蔵ROMからプログラムを読出し可能にさせ、そ
のプログラムをメインカセット３を介してファミコン１
に内蔵されたマイクロコンピュータに伝送させるための
２入力オアゲート18の出力信号（ROM OE）のタイムチ
ャートである。

第３図（Ｃ）、第３図（Ｄ）、第３図（Ｅ）に示すよう
に、第３図（Ｃ）のＱエリアに相当するタイミング、即
ちフリップフロップ16の出力信号（OUT）が論理Ｈの状
態のときに、ファミコン１に内蔵されたマイクロコンピ
ュータからプログラム読出要求信号（OE）が出力（R4）
されても、２入力オアゲート18の出力信号（ROM OE）
は論理Ｌにならない。即ち、２入力オアゲート18はサブ
カセット２の内蔵ROMに対してプログラムの読出しをさ
せないようにする。

一方、フリップフロップ16の出力信号（OUT）が論理Ｌ
の状態のときは、マイクロコンピュータからプログラム
読出要求信号（OE）が出力（R1、R2、R3、R5）される
と、２入力オアゲート18の出力信号（ROM OE）がS1、S
2、S3、S4において論理Ｌになるため、S1、S2、S3、S4
それぞれのタイミングにおいて、サブカセット２の内蔵
ROMのプログラムの読出しを可能にさせる。

以上のようにサブカセット２には上記のようなメモリコ
ピー防止回路が設けられているため、このサブカセット
２の内蔵ROMのプログラムをコピーしようとしてメモリ
ーコピー装置にセットしても、メモリーコピー装置がメ
モリコビー防止回路を上記のようにアクセスしない限り
は、サブカセット２の内蔵ROMのプログラムを読出すこ
とができない。そのため、その内蔵ROMのプログラムを
コピーすることが不可能である。

尚、この実施例においてはサブカセット２に内蔵された
ROMのプログラムのコピーを防止するためサブカセット
２にメモリコピー防止回路を設けたが、メインカセット
３に内蔵されたROMのプログラムのコピーを防止するた
め、メインカセット３にメモリコピー防止回路を設けた
場合でも同様に機能する。

（発明の効果） 以上のように本発明によれば、タイマ回路と、タイムカ
ウントクリア回路と、出力回路とをカセットに設けたた
め、そのカセットに内蔵されたメモリのデータ、及びプ
ログラムをコピーするためにメモリコピー装置にそのカ
セットをセットし、メモリコピー装置から単に読出要求
信号だけをそのカセットに出力しても、タイマ回路とタ
イムカウントクリア回路と出力回路とがメモリのデー
タ、及びプログラムの読出しを不可能にさせるため、カ
セットに内蔵されたメモリのデータ、及びプログラムの
コピーを防止することができるという効果がある。

【図面の簡単な説明】

図面は実施例に係り、第１図はファミコンに対するメイ
ンカセットとサブカセットの差し込み状態を示した斜視
図、第２図はメモリコピー防止回路の回路図、第３図は
メモリコピー防止回路のタイミングチャートを示した波
形図である。 1:ファミコン 1A:ファミコン本体 2:サブカセット 3:メインカセット 4:カセット挿入口 11、12、13、14、15、16:フリップフロップ 17:ノットゲート 18:オアゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】本体部に装着された状態で、本体部に内蔵
   された制御回路によって読み出される各種のデータ、及
   びプログラムを記憶したメモリを備え、且つ、そのメモ
   リの前記データ、及びプログラムがコピーされることを
   防止するためのメモリコピー防止回路を設けたカセット
   であって、 前記制御回路から出力される所定周波数のクロック信号
   を入力してカウントし、所定のカウント値に達したとき
   にタイムリミット信号を出力するタイマ回路と、 前記制御回路のプログラムに従った時間間隔で前記制御
   回路から出力されるクリア信号を入力するごとに、前記
   タイマ回路のカウント値をクリアするタイムカウントク
   リア回路と、 前記タイマ回路からの前記タイムリミット信号を入力し
   ている状態では、前記制御回路からの読出要求信号を入
   力しても前記メモリから前記データ、及びプログラムの
   読出しを禁止する一方、前記タイマ回路からの前記タイ
   ムリミット信号を入力していない状態で前記制御回路か
   らの前記読出要求信号を入力したときには前記メモリに
   対して前記データ、及びプログラムの読出しを可能にさ
   せるための出力回路とを設けたことを特徴とするメモリ
   コピー防止回路付カセット。