JPH0721785B2 - 周辺制御装置 - Google Patents
周辺制御装置Info
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- JPH0721785B2 JPH0721785B2 JP63095396A JP9539688A JPH0721785B2 JP H0721785 B2 JPH0721785 B2 JP H0721785B2 JP 63095396 A JP63095396 A JP 63095396A JP 9539688 A JP9539688 A JP 9539688A JP H0721785 B2 JPH0721785 B2 JP H0721785B2
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- 230000002093 peripheral effect Effects 0.000 title claims description 33
- 238000012545 processing Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 10
- 238000012546 transfer Methods 0.000 description 12
- 101000579425 Homo sapiens Proto-oncogene tyrosine-protein kinase receptor Ret Proteins 0.000 description 7
- 102100028286 Proto-oncogene tyrosine-protein kinase receptor Ret Human genes 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100277337 Arabidopsis thaliana DDM1 gene Proteins 0.000 description 1
- 101100043657 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CHA1 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
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- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は周辺制御装置に関し，特に被制御装置を互いに
共有する周辺制御装置に関する。
共有する周辺制御装置に関する。
情報処理システムにおいては，周辺装置サブシステムの
高性能化，高信頼性を目的として複数の周辺制御装置を
用いてシステムを構成することが多い。
高性能化，高信頼性を目的として複数の周辺制御装置を
用いてシステムを構成することが多い。
従来，この種の周辺制御装置に対してはソフトウェアの
みにより負荷分散処理を行う方法と，被制御装置を共有
する複数の周辺制御装置間にデータ転送路を設け，周辺
制御装置間のみにおいて負荷分散を行う方法があった。
みにより負荷分散処理を行う方法と，被制御装置を共有
する複数の周辺制御装置間にデータ転送路を設け，周辺
制御装置間のみにおいて負荷分散を行う方法があった。
従来のソフトウェアのみにより負荷分散を行う方式で
は，各周辺制御装置に互いに通信手段を持たない複数の
上位装置が接続される場合，各上位装置のソフトウェア
は各周辺制御装置の負荷状況を適確に知ることができな
かった。また，データバッファを有する周辺制御装置に
おいて，上位装置とのデータ転送と非同期に被制御装置
との間でデータ転送等が行なわれる場合，ソフトウェア
はその負荷状況を正確に知ることができなかった。
は，各周辺制御装置に互いに通信手段を持たない複数の
上位装置が接続される場合，各上位装置のソフトウェア
は各周辺制御装置の負荷状況を適確に知ることができな
かった。また，データバッファを有する周辺制御装置に
おいて，上位装置とのデータ転送と非同期に被制御装置
との間でデータ転送等が行なわれる場合，ソフトウェア
はその負荷状況を正確に知ることができなかった。
また，従来の周辺制御装置間にデータ転送路を設ける方
式では，周辺制御装置のハードウェアの量が増大すると
いう問題点があった。
式では，周辺制御装置のハードウェアの量が増大すると
いう問題点があった。
本発明は従来のもののこのような問題点を解決しようと
するもので，複数の上位装置に接続される場合，または
上位装置とは非同期に多大な処理が行なわれる場合にお
いても適確な負荷分散処理を少ないハードウェアにて実
現できる周辺制御装置を提供するものである。
するもので，複数の上位装置に接続される場合，または
上位装置とは非同期に多大な処理が行なわれる場合にお
いても適確な負荷分散処理を少ないハードウェアにて実
現できる周辺制御装置を提供するものである。
本発明によると，他の周辺制御装置と互いに被制御装置
を共有し，同一の上位装置に接続する周辺制御装置にお
いて，動作状況を記憶する手段と，前記動作状況を前記
他の周辺制御装置へ互いに通知する手段と，前記記憶し
ている動作状況と前記他の周辺制御装置から通知された
動作状況とを比較し，前記上位装置から指示された新た
な処理をいずれの周辺制御装置で行うべきかを判断する
手段と，前記判断する手段において新たな処理を前記他
の周辺制御装置において処理すべきと判断したとき前記
上位装置に対し他の周辺制御装置を経由しての再試行を
要求する手段とを有することを特徴とする周辺制御装置
が得られる。
を共有し，同一の上位装置に接続する周辺制御装置にお
いて，動作状況を記憶する手段と，前記動作状況を前記
他の周辺制御装置へ互いに通知する手段と，前記記憶し
ている動作状況と前記他の周辺制御装置から通知された
動作状況とを比較し，前記上位装置から指示された新た
な処理をいずれの周辺制御装置で行うべきかを判断する
手段と，前記判断する手段において新たな処理を前記他
の周辺制御装置において処理すべきと判断したとき前記
上位装置に対し他の周辺制御装置を経由しての再試行を
要求する手段とを有することを特徴とする周辺制御装置
が得られる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である磁気テープサブシステ
ムのブロック図である。
ムのブロック図である。
磁気テープ制御装置（以下MTCと略称する）１は，ホス
ト接続部（以下CHA）10とデバイス接続部（以下MTA）11
を介して，それぞれホストマシン２と複数のストリーマ
型磁気テープ装置（以下MTU）３に接続されている。各M
TU3は２台のMTC1から共有される形で接続されている。
ト接続部（以下CHA）10とデバイス接続部（以下MTA）11
を介して，それぞれホストマシン２と複数のストリーマ
型磁気テープ装置（以下MTU）３に接続されている。各M
TU3は２台のMTC1から共有される形で接続されている。
MTC1のデータバッファ12は各MTU3に対応して分割され,C
HA10とMTA11との間で転送されるデータを一時的に蓄え,
CHA10とMTA11の非同期動作を可能にする。マイクロプロ
セッサ13はMTC1の各部を制御する。制御情報記憶部14は
マイクロプロセッサ13の制御情報を始めとする各種情報
を記憶する。負荷情報記憶部15はCHA10またはMTA11にお
けるデータ転送の状況（データ転送中やデータ転送待ち
の数）およびデータバッファ12の使用状況を記憶する。
この負荷情報記憶部15のデータは，結合している他系の
MTC1のマイクロプロセッサ13からも互いに読出すことが
できる。ステータス記憶部16はホストマシン２により要
求された処理が完了した後，その実行結果としてマイク
ロプロセッサ13が編集したステータスを一時的に格納
し,CHA10を介してホストマシン２へこれを送出する。
HA10とMTA11との間で転送されるデータを一時的に蓄え,
CHA10とMTA11の非同期動作を可能にする。マイクロプロ
セッサ13はMTC1の各部を制御する。制御情報記憶部14は
マイクロプロセッサ13の制御情報を始めとする各種情報
を記憶する。負荷情報記憶部15はCHA10またはMTA11にお
けるデータ転送の状況（データ転送中やデータ転送待ち
の数）およびデータバッファ12の使用状況を記憶する。
この負荷情報記憶部15のデータは，結合している他系の
MTC1のマイクロプロセッサ13からも互いに読出すことが
できる。ステータス記憶部16はホストマシン２により要
求された処理が完了した後，その実行結果としてマイク
ロプロセッサ13が編集したステータスを一時的に格納
し,CHA10を介してホストマシン２へこれを送出する。
第２図は第１図における負荷情報記憶部15に記憶されて
いる情報を示す。処理中命令数101は各MTCにおいてホス
トマシン２からMTU3に対して実行中の命令の数を示す。
バッファ使用情報102は各MTU3に対応してビットが割当
てられ，それぞれ各MTU3の処理においてバッファを使用
しているか否かを示す。
いる情報を示す。処理中命令数101は各MTCにおいてホス
トマシン２からMTU3に対して実行中の命令の数を示す。
バッファ使用情報102は各MTU3に対応してビットが割当
てられ，それぞれ各MTU3の処理においてバッファを使用
しているか否かを示す。
次に，本実施例装置の動作を図に基づいて説明する。
第１図のマイクロプロセッサ13はマイクロプログラムに
よりMTC1内の各部を制御しており，特にホストマシン２
からのREAD命令,WRITE命令等に対してはCHA10,MTA11,デ
ータバッファ12の各部を制御してMTU13からのデータの
読出し,MTU3へのデータの書込み等を行う。
よりMTC1内の各部を制御しており，特にホストマシン２
からのREAD命令,WRITE命令等に対してはCHA10,MTA11,デ
ータバッファ12の各部を制御してMTU13からのデータの
読出し,MTU3へのデータの書込み等を行う。
マイクロプロセッサ13はホストマシン２からCHA10を介
して命令を受けとると，これをデコードしMTU3にアクセ
スせずにMTC1内で即時実行可能かどうかを判別する。MT
C1内で即時実行可能であればこの命令を実行し，結果を
示すステータス記憶部16へ格納した後,CHA10を介して報
告するか，次の命令を要求する。
して命令を受けとると，これをデコードしMTU3にアクセ
スせずにMTC1内で即時実行可能かどうかを判別する。MT
C1内で即時実行可能であればこの命令を実行し，結果を
示すステータス記憶部16へ格納した後,CHA10を介して報
告するか，次の命令を要求する。
ホストマシン２からＡ系のMTC1へ送った命令が第１のMT
U3へアクセスする命令の場合，マイクロプロセッサ13は
自系（Ａ系）の負荷情報記憶部15と他系（Ｂ系）の負荷
情報記憶部15からそれぞれの負荷情報を読出して比較す
る。比較の結果，自系で命令を処理するのが適当と判断
すると，第２図に示す自系の負荷情報記憶部15内の処理
中の命令数101を＋１する。次に，当該命令の処理にお
いてバッファを使用する場合には，同じく自系の負荷情
報記憶部15のデータバッファ使用情報102においてMTU3
毎に１ビットずつ割当てられているデータバッファ使用
中ビットをセットする。
U3へアクセスする命令の場合，マイクロプロセッサ13は
自系（Ａ系）の負荷情報記憶部15と他系（Ｂ系）の負荷
情報記憶部15からそれぞれの負荷情報を読出して比較す
る。比較の結果，自系で命令を処理するのが適当と判断
すると，第２図に示す自系の負荷情報記憶部15内の処理
中の命令数101を＋１する。次に，当該命令の処理にお
いてバッファを使用する場合には，同じく自系の負荷情
報記憶部15のデータバッファ使用情報102においてMTU3
毎に１ビットずつ割当てられているデータバッファ使用
中ビットをセットする。
ホストマシン２から受けた命令がWRITE命令のとき，マ
イクロプロセッサはCHA10,データバッファ12に指示して
データ転送を開始する。ホストマシン２から送られたデ
ータはデータバッファ12に順次蓄えられる。送られたデ
ータ量が規準未満のときMTU3に対する動作は開始せず，
ホストマシン２に対し終了報告または次の命令要求を行
う。このとき自系の負荷情報記憶部15に対し，第２図に
示す処理中の命令数101を−１し，データバッファ使用
情報102をそのままとする。
イクロプロセッサはCHA10,データバッファ12に指示して
データ転送を開始する。ホストマシン２から送られたデ
ータはデータバッファ12に順次蓄えられる。送られたデ
ータ量が規準未満のときMTU3に対する動作は開始せず，
ホストマシン２に対し終了報告または次の命令要求を行
う。このとき自系の負荷情報記憶部15に対し，第２図に
示す処理中の命令数101を−１し，データバッファ使用
情報102をそのままとする。
次に同じMTU3に対し再びWRITE命令がホストマシン２か
ら出されると，負荷情報記憶部15のバッファ使用中ビッ
ト102がセットされているため，自系で命令を処理する
ことを決定しデータ転送を開始しデータバッファ12へ格
納する。データバッファ12において前に格納されている
データブロックと合計してデータ量が規準値を超える
と，マイクロプロセッサ13はMTA11に対し当該MTU3へのW
RITE指示の送出とデータ転送を指示する。ホストマシン
２のデータバッファ12との間でデータ転送が終了する
と，マイクロプロセッサ13は前のWRITE命令と同様にし
て終了処理を行う。このときデータバッファ12と当該MT
U3の間ではWRITE処理を実行中である。
ら出されると，負荷情報記憶部15のバッファ使用中ビッ
ト102がセットされているため，自系で命令を処理する
ことを決定しデータ転送を開始しデータバッファ12へ格
納する。データバッファ12において前に格納されている
データブロックと合計してデータ量が規準値を超える
と，マイクロプロセッサ13はMTA11に対し当該MTU3へのW
RITE指示の送出とデータ転送を指示する。ホストマシン
２のデータバッファ12との間でデータ転送が終了する
と，マイクロプロセッサ13は前のWRITE命令と同様にし
て終了処理を行う。このときデータバッファ12と当該MT
U3の間ではWRITE処理を実行中である。
次にホストマシン２から出された命令が第２のMTU3に対
するWRITE命令で，このときデータバッファ12と第１のM
TU3の間で前述のWRITE処理中であったとすると，マイク
ロプロセッサ13は自系と他系の負荷情報記憶部15からそ
れぞれの負荷情報を読出し，比較する。その結果，当該
MTU3に対し自系のバッファを使用しておらず，かつ他系
の処理中命令数101とバッファ使用情報102が示すバッフ
ァ使用中ドライブの数が自系のそれよりも少なければ他
系からの再試行を要求するステータスをステータス記憶
部16へセットする。
するWRITE命令で，このときデータバッファ12と第１のM
TU3の間で前述のWRITE処理中であったとすると，マイク
ロプロセッサ13は自系と他系の負荷情報記憶部15からそ
れぞれの負荷情報を読出し，比較する。その結果，当該
MTU3に対し自系のバッファを使用しておらず，かつ他系
の処理中命令数101とバッファ使用情報102が示すバッフ
ァ使用中ドライブの数が自系のそれよりも少なければ他
系からの再試行を要求するステータスをステータス記憶
部16へセットする。
あるいは，他系において当該MTU3に対してデータバッフ
ァ12を使用中であれば，同様のステータスを自系のステ
ータス記憶部16へセットする。ステータスはＡ系のCHA1
0を経由してホストマシン２へ送出され，それを受けた
ホストマシン２はＢ系のMTC1へ命令を出し直す。これに
より両系のMTC1の負荷の均衡を保つことになる。
ァ12を使用中であれば，同様のステータスを自系のステ
ータス記憶部16へセットする。ステータスはＡ系のCHA1
0を経由してホストマシン２へ送出され，それを受けた
ホストマシン２はＢ系のMTC1へ命令を出し直す。これに
より両系のMTC1の負荷の均衡を保つことになる。
Ａ系のMTC1において，データバッファ12と第１のMTU3と
の間でデータ転送を伴うWRITE処理が完了し，データバ
ッファ12内の当該MTU3に対するデータがなくなると，マ
イクロプロセッサ13は負荷情報記憶部15のバッファ使用
情報のうち当該MTU3に対応するビットをクリアする。
の間でデータ転送を伴うWRITE処理が完了し，データバ
ッファ12内の当該MTU3に対するデータがなくなると，マ
イクロプロセッサ13は負荷情報記憶部15のバッファ使用
情報のうち当該MTU3に対応するビットをクリアする。
以上WRITE命令について記述したが，他の命令について
も同様である。
も同様である。
また，第１図に示すように各MTC1に２台のホストマシン
２が接続している場合において，ホストマシン間での通
信手段がなくても各MTC1からの指示により負荷分散が可
能であることは容易に類推できる。
２が接続している場合において，ホストマシン間での通
信手段がなくても各MTC1からの指示により負荷分散が可
能であることは容易に類推できる。
以上説明したように本発明は，被制御装置を共有する周
辺制御装置間において，互いの負荷状況を比較する手段
を設け，他系の周辺制御装置にて処理を行う方が効率的
と判断したときには，上位装置に対し他系周辺制御装置
からの再試行を要求する手段を設けることにより，複数
の上位装置に接続される場合，または上位装置とは非同
期に多大な処理が行なわれる場合においても適確な負荷
分散処理を少ないハードウェアにて実現できるという効
果がある。
辺制御装置間において，互いの負荷状況を比較する手段
を設け，他系の周辺制御装置にて処理を行う方が効率的
と判断したときには，上位装置に対し他系周辺制御装置
からの再試行を要求する手段を設けることにより，複数
の上位装置に接続される場合，または上位装置とは非同
期に多大な処理が行なわれる場合においても適確な負荷
分散処理を少ないハードウェアにて実現できるという効
果がある。
第１図は本発明の実施例である磁気テープ制御装置の一
例のブロック図，第２図は第１図に示す負荷情報記憶部
に記憶する情報の種類と形態を示す図である。 記号の説明:1……磁気テープ制御装置（MTC）,2……ホ
ストマシン,3……磁気テープ装置（MTU）,10……ホスト
接続部（CHA）,11……デバイス接続部（MTA）,12……デ
ータバッファ,13……マイクロプロセッサ,14……制御情
報記憶部,15……負荷情報記憶部,16……ステータス記憶
部。
例のブロック図，第２図は第１図に示す負荷情報記憶部
に記憶する情報の種類と形態を示す図である。 記号の説明:1……磁気テープ制御装置（MTC）,2……ホ
ストマシン,3……磁気テープ装置（MTU）,10……ホスト
接続部（CHA）,11……デバイス接続部（MTA）,12……デ
ータバッファ,13……マイクロプロセッサ,14……制御情
報記憶部,15……負荷情報記憶部,16……ステータス記憶
部。
Claims (1)
- 【請求項１】他の周辺制御装置と互いに被制御装置を共
有し，同一の上位装置に接続する周辺制御装置におい
て，動作状況を記憶する手段と，前記動作状況を前記他
の周辺制御装置へ互いに通知する手段と，前記記憶して
いる動作状況と前記他の周辺制御装置から通知された動
作状況とを比較し，前記上位装置から指示された新たな
処理をいずれの周辺制御装置で行うべきかを判断する手
段と，前記判断する手段において新たな処理を前記他の
周辺制御装置において処理すべきと判断したとき前記上
位装置に対し他の周辺制御装置を経由しての再試行を要
求する手段とを有することを特徴とする周辺制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095396A JPH0721785B2 (ja) | 1988-04-20 | 1988-04-20 | 周辺制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095396A JPH0721785B2 (ja) | 1988-04-20 | 1988-04-20 | 周辺制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01267764A JPH01267764A (ja) | 1989-10-25 |
| JPH0721785B2 true JPH0721785B2 (ja) | 1995-03-08 |
Family
ID=14136495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63095396A Expired - Fee Related JPH0721785B2 (ja) | 1988-04-20 | 1988-04-20 | 周辺制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721785B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934795B2 (en) | 1999-09-23 | 2005-08-23 | Netlogic Microsystems, Inc. | Content addressable memory with programmable word width and programmable priority |
| US6944709B2 (en) | 1999-09-23 | 2005-09-13 | Netlogic Microsystems, Inc. | Content addressable memory with block-programmable mask write mode, word width and priority |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2596192B2 (ja) * | 1990-07-24 | 1997-04-02 | 日本電気株式会社 | 周辺制御装置の負荷分散制御方法 |
-
1988
- 1988-04-20 JP JP63095396A patent/JPH0721785B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934795B2 (en) | 1999-09-23 | 2005-08-23 | Netlogic Microsystems, Inc. | Content addressable memory with programmable word width and programmable priority |
| US6944709B2 (en) | 1999-09-23 | 2005-09-13 | Netlogic Microsystems, Inc. | Content addressable memory with block-programmable mask write mode, word width and priority |
| US7246198B2 (en) | 1999-09-23 | 2007-07-17 | Netlogic Microsystems, Inc. | Content addressable memory with programmable word width and programmable priority |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01267764A (ja) | 1989-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |