JPS5920128B2 - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS5920128B2 JPS5920128B2 JP54097612A JP9761279A JPS5920128B2 JP S5920128 B2 JPS5920128 B2 JP S5920128B2 JP 54097612 A JP54097612 A JP 54097612A JP 9761279 A JP9761279 A JP 9761279A JP S5920128 B2 JPS5920128 B2 JP S5920128B2
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- JP
- Japan
- Prior art keywords
- input
- processor
- output
- control device
- status information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、入出力制御装置、特に複数のプロセッサ側か
ら共通にアクセスされる入出力制御装置において、当該
入出力制御装置からプロセッサ側に転送すべきステータ
ス情報が発生してからの時間を計時するようにして、所
定時間以上経過時に入出力制御装置が自律的に、当該プ
ロセッサ側による下位入出力装置に対する保留状態を解
除するようにした入出力制御装置に関するものである。
ら共通にアクセスされる入出力制御装置において、当該
入出力制御装置からプロセッサ側に転送すべきステータ
ス情報が発生してからの時間を計時するようにして、所
定時間以上経過時に入出力制御装置が自律的に、当該プ
ロセッサ側による下位入出力装置に対する保留状態を解
除するようにした入出力制御装置に関するものである。
プロセッサ側と入出力装置との間のデータ転送制御は、
一般にチャネルと入出力制御装置を介在して行なわれる
。入出力制御装置はデータの転送を制御すると共にデー
タ転送に関する各種のステータス情報を制御し、チャネ
ルを介してプロセッサに対して割込みなどによつて上記
ステータス情報を通知する。このステータス情報中には
、データ転送の終了を表わすチャネル・エンド情報、デ
バイス・エンド情報、データ転送中のエラー情報などが
含まれる。これらステータス情報が入出力制御装置に保
留されている間、入出力制御装置は、同じ入出力装置に
対する次の入出力命令の実行を行なわないようにされて
いる。このような入出力制御装置を複数のプロセッサ側
から共有されるよう構成される場合に１つの問題を生じ
る。
一般にチャネルと入出力制御装置を介在して行なわれる
。入出力制御装置はデータの転送を制御すると共にデー
タ転送に関する各種のステータス情報を制御し、チャネ
ルを介してプロセッサに対して割込みなどによつて上記
ステータス情報を通知する。このステータス情報中には
、データ転送の終了を表わすチャネル・エンド情報、デ
バイス・エンド情報、データ転送中のエラー情報などが
含まれる。これらステータス情報が入出力制御装置に保
留されている間、入出力制御装置は、同じ入出力装置に
対する次の入出力命令の実行を行なわないようにされて
いる。このような入出力制御装置を複数のプロセッサ側
から共有されるよう構成される場合に１つの問題を生じ
る。
即ち、この場合、入出力制御装置は複数のプロセッサ側
に対してアクセスリｆスを備えており、当該入出力制御
装置は入出力動作単位で複数のプロセッサ側から時分割
的に接続されて処理を行なう。
に対してアクセスリｆスを備えており、当該入出力制御
装置は入出力動作単位で複数のプロセッサ側から時分割
的に接続されて処理を行なう。
ここで、１つのプロセッサ側と１つの入出力装置との間
のデータ転送は、一般に、複数の入出力動作単位でもつ
て制御され、当該プロセッサ側と入出力装置とは論理的
に接続状態にあつても、物理的には時分割の形で断続的
に接続される形態が採られている。そして、１つのプロ
セッサ側に対する上記ステータス情報が入出力制御装置
に保留中である場合、当該ステータス情報と関連してい
る入出力装置は当該ステータス情報がプロセツサ側に受
取られるまで、他のプロセツサ側から使用できないよう
にインタロツクされた状態となる。このためｌこ、上記
共有される構成の場合、１つのプロセツサ側が上記ステ
ータス情報を入出力制御装置に保留させたままでダウン
すると、当該入出力装置は他のプロセツサ側のバスが入
出力制御装置に物理的に接続されている状態のもとでも
当該他のプロセツサ側から全く使用できない状態となる
。そして当該他のプロセツサ側が例えばオン・ライン処
理システムである如き場合には、システム・ダウンｌこ
も通じかねないものとなる。本発明は、上記の点を解決
することを目的とし、入出力制御装置が各入出力装置毎
のステータス保留状態を監視し、入出力制御装置が上記
状態を自律的に解除せしめて、当該入出力装置のインタ
ロツク状態を解除するようにすることを目的としている
。そしてそのために、本発明の入出力制御装置は、プロ
セツサ側との間のデータ転送に関してステータス情報が
当該プロセツサ側に受取られるまでの間当該プロセツサ
側と物理的接続状態にない場合であつても当該プロセツ
サに対する論理的接続状態が保持される入出力装置を制
御するよう構成され、かつ複数のプロセツサ側から共通
にアクセスされるアクセス・バスを有する入出力制御装
置において、上記下位入出力装置対応に、上記複数のプ
ロセツサ側のうち論理的に接続状態にあるプロセツサ側
を指示する情報とステータス情報の有無を当該ステータ
ス情報が発生してからの時間を表わす時間情報とを少な
くともそなえた入出力装置対応記憶部をそなえ、少なく
とも上記論理的に接続状態にあるプロセツサ側に転送す
べきステータス情報が発生してからの上記時間情報が予
め定められた時間を経過したとき、当該プロセツサ側に
よる上記入出力装置に対する論理的保持状態を自律的に
解除するようにすることを特徴としている。以下図面を
参照しつつ説明する。第１図は本発明が適用されるデー
タ処理システムの一実施例、第２図は本発明の入出力制
御装置の一実施例構成を示す。
のデータ転送は、一般に、複数の入出力動作単位でもつ
て制御され、当該プロセッサ側と入出力装置とは論理的
に接続状態にあつても、物理的には時分割の形で断続的
に接続される形態が採られている。そして、１つのプロ
セッサ側に対する上記ステータス情報が入出力制御装置
に保留中である場合、当該ステータス情報と関連してい
る入出力装置は当該ステータス情報がプロセツサ側に受
取られるまで、他のプロセツサ側から使用できないよう
にインタロツクされた状態となる。このためｌこ、上記
共有される構成の場合、１つのプロセツサ側が上記ステ
ータス情報を入出力制御装置に保留させたままでダウン
すると、当該入出力装置は他のプロセツサ側のバスが入
出力制御装置に物理的に接続されている状態のもとでも
当該他のプロセツサ側から全く使用できない状態となる
。そして当該他のプロセツサ側が例えばオン・ライン処
理システムである如き場合には、システム・ダウンｌこ
も通じかねないものとなる。本発明は、上記の点を解決
することを目的とし、入出力制御装置が各入出力装置毎
のステータス保留状態を監視し、入出力制御装置が上記
状態を自律的に解除せしめて、当該入出力装置のインタ
ロツク状態を解除するようにすることを目的としている
。そしてそのために、本発明の入出力制御装置は、プロ
セツサ側との間のデータ転送に関してステータス情報が
当該プロセツサ側に受取られるまでの間当該プロセツサ
側と物理的接続状態にない場合であつても当該プロセツ
サに対する論理的接続状態が保持される入出力装置を制
御するよう構成され、かつ複数のプロセツサ側から共通
にアクセスされるアクセス・バスを有する入出力制御装
置において、上記下位入出力装置対応に、上記複数のプ
ロセツサ側のうち論理的に接続状態にあるプロセツサ側
を指示する情報とステータス情報の有無を当該ステータ
ス情報が発生してからの時間を表わす時間情報とを少な
くともそなえた入出力装置対応記憶部をそなえ、少なく
とも上記論理的に接続状態にあるプロセツサ側に転送す
べきステータス情報が発生してからの上記時間情報が予
め定められた時間を経過したとき、当該プロセツサ側に
よる上記入出力装置に対する論理的保持状態を自律的に
解除するようにすることを特徴としている。以下図面を
参照しつつ説明する。第１図は本発明が適用されるデー
タ処理システムの一実施例、第２図は本発明の入出力制
御装置の一実施例構成を示す。
第１図において、１Ａ，１Ｂは夫々プロセツサ、２Ａ，
２Ｂは夫々チヤネル、３は本発明による入出力匍脚装置
、４−０ないし４−ｎは夫々入出力装置を表わしている
。
２Ｂは夫々チヤネル、３は本発明による入出力匍脚装置
、４−０ないし４−ｎは夫々入出力装置を表わしている
。
第１図図示の如く、複数のチヤネル２に対してアクセス
・バスをもつ入出力制御装置３が１つまたは複数の入出
力装置４を制御する場合、本願明細書冒頭に述べた如き
問題を生じる。
・バスをもつ入出力制御装置３が１つまたは複数の入出
力装置４を制御する場合、本願明細書冒頭に述べた如き
問題を生じる。
即ち例えば今プロセツサ１Ｂからのアクセスによつてプ
ロセツサ１Ｂ側とデータ転送を行なつた入出力装置４０
について、当該データ転送ｌこ関するステータス情報が
入出力制御装置内に保留された状態でプロセツサ１Ｂ側
がダウンすると、入出力装置４一０を他のプロセツサ１
Ａ側から使用できない状態となる。この点を解決するた
めに、本発明の場合、入出力制御装置３がこの状態発生
を監視して入出力装置４−０に対する非所望な保持状態
を解除するようにする。
ロセツサ１Ｂ側とデータ転送を行なつた入出力装置４０
について、当該データ転送ｌこ関するステータス情報が
入出力制御装置内に保留された状態でプロセツサ１Ｂ側
がダウンすると、入出力装置４一０を他のプロセツサ１
Ａ側から使用できない状態となる。この点を解決するた
めに、本発明の場合、入出力制御装置３がこの状態発生
を監視して入出力装置４−０に対する非所望な保持状態
を解除するようにする。
第２図は入出力制御装置３の一実施例構成を示す。
図中の符号３は入出力制御装置、４Ａ，４Ｂは夫々ドラ
イバ／レシーバであつて第１図図示チヤネル２Ａ，２Ｂ
に対応してもうけられるもの、５はバス選択回路部であ
つて入出力動作単位にいずれか１方のチヤネルとのバス
を選択するもの、６はインタフエース制御部であつてプ
ロセツサ側から与えられたスタート１０コマンドに対応
する処理のためのインタフエースを制御するもの、７は
リード／ライト制御部、８はバス選択制御部、９−０な
いし９−ｎは夫々入出力装置対応記憶部、１０はステー
タス有無情報、１１は接続対応チヤネル情報であつてい
ずれのチヤネルからのコマンドに対応して動作中である
かを指示する情報、１２は時間情報であつてステータス
情報が発生してからの時間が計時されてセツトされるも
のを表わしている。図示の場合、例えばチヤネル２Ｂか
らのスタート１０コマンドが受取られると、インタフエ
ース制御部６は当該コマンドに対応する制御を行ない、
当該コマンドに対応して入出力装置４−０とプロセツサ
１Ｂ側との間のデータ転送を行なうものであつて入出力
装置４−０が空状態にある場合、リード／ライト制御部
７を介してプロセツサ１Ｂ側と入出力装置４−０との間
でデータ転送が行なわれる。
イバ／レシーバであつて第１図図示チヤネル２Ａ，２Ｂ
に対応してもうけられるもの、５はバス選択回路部であ
つて入出力動作単位にいずれか１方のチヤネルとのバス
を選択するもの、６はインタフエース制御部であつてプ
ロセツサ側から与えられたスタート１０コマンドに対応
する処理のためのインタフエースを制御するもの、７は
リード／ライト制御部、８はバス選択制御部、９−０な
いし９−ｎは夫々入出力装置対応記憶部、１０はステー
タス有無情報、１１は接続対応チヤネル情報であつてい
ずれのチヤネルからのコマンドに対応して動作中である
かを指示する情報、１２は時間情報であつてステータス
情報が発生してからの時間が計時されてセツトされるも
のを表わしている。図示の場合、例えばチヤネル２Ｂか
らのスタート１０コマンドが受取られると、インタフエ
ース制御部６は当該コマンドに対応する制御を行ない、
当該コマンドに対応して入出力装置４−０とプロセツサ
１Ｂ側との間のデータ転送を行なうものであつて入出力
装置４−０が空状態にある場合、リード／ライト制御部
７を介してプロセツサ１Ｂ側と入出力装置４−０との間
でデータ転送が行なわれる。
このとき図示入出力装置対応記憶部９−０内に接続対応
チヤネル情報として「チヤネル２ＢＪがセツトされる。
この間にも、入出力制御装置３は、上記データ転送の空
き状態に応じて、プロセツサ１Ａや１Ｂ側からの他の入
出力装置に対するスタート１０コマンドを受付けたり、
既に受付けたコマンドに対応する処理を行なつている。
この状態のもとで、プロセツサ１Ｂ側と入出力装置４一
０との間の上記データ転送が終了したりあるいはデータ
転送にエラーが発生すると上述のステータスが発生され
る。この時点において、入出力装置４−０に対応して記
憶部９−０上にステータス有無情報１０として「有」が
セツトされかつそれ以後の時間が時間情報１２としてセ
ツトされる。該時間状報は、上記ステータス情報がプロ
セツサ１Ｂに受取られるまでの間、時間経過と共に更新
される。バス選択制御部８は、常時各入出力装置対応記
憶部９−０ないし９−ｎを走査しており、上記記憶部９
−０上の時間情報１２が所定時間（例えば１分間）を経
過したことを検出すると、強制的に入出力装置４−０を
空き状態にする。
チヤネル情報として「チヤネル２ＢＪがセツトされる。
この間にも、入出力制御装置３は、上記データ転送の空
き状態に応じて、プロセツサ１Ａや１Ｂ側からの他の入
出力装置に対するスタート１０コマンドを受付けたり、
既に受付けたコマンドに対応する処理を行なつている。
この状態のもとで、プロセツサ１Ｂ側と入出力装置４一
０との間の上記データ転送が終了したりあるいはデータ
転送にエラーが発生すると上述のステータスが発生され
る。この時点において、入出力装置４−０に対応して記
憶部９−０上にステータス有無情報１０として「有」が
セツトされかつそれ以後の時間が時間情報１２としてセ
ツトされる。該時間状報は、上記ステータス情報がプロ
セツサ１Ｂに受取られるまでの間、時間経過と共に更新
される。バス選択制御部８は、常時各入出力装置対応記
憶部９−０ないし９−ｎを走査しており、上記記憶部９
−０上の時間情報１２が所定時間（例えば１分間）を経
過したことを検出すると、強制的に入出力装置４−０を
空き状態にする。
即ち、プロセツサ１Ｂ側からの入出力装置４−０に対す
る接続保持状態を解除する。そして例えば、新らたに入
出力装置４−０に対するコマンドが受付けられると、そ
れまで保持していたステータス情報即ちプロセツサ１Ｂ
に対して報告すべきステータス情報を無効にするように
される。なお該無効化する処理態様は上記に限られるも
のではない。以上説明した如く、本発明によれば、入出
力制御装置３が自律的に上記非所望な接続保持状態の発
生を監視し、これを解除するようにしている。
る接続保持状態を解除する。そして例えば、新らたに入
出力装置４−０に対するコマンドが受付けられると、そ
れまで保持していたステータス情報即ちプロセツサ１Ｂ
に対して報告すべきステータス情報を無効にするように
される。なお該無効化する処理態様は上記に限られるも
のではない。以上説明した如く、本発明によれば、入出
力制御装置３が自律的に上記非所望な接続保持状態の発
生を監視し、これを解除するようにしている。
このために、上述の如く例えば入出力装置４−０が使用
できない状態のまま放置されることがない。
できない状態のまま放置されることがない。
第１図は本発明が適用されるデータ処理システムの一実
施例、第２図は本発明の入出力制御装置の一実施例構成
を示す。 図中、１はプロセツサ、２はチヤネル、３は入出力制御
装置、４は入出力装置、５はバス選択回路部、６はイン
タフエース制御部、７はリード／ライト制御部、８はバ
ス選択制御部、９は入出力装置対応記憶部を表わす。
施例、第２図は本発明の入出力制御装置の一実施例構成
を示す。 図中、１はプロセツサ、２はチヤネル、３は入出力制御
装置、４は入出力装置、５はバス選択回路部、６はイン
タフエース制御部、７はリード／ライト制御部、８はバ
ス選択制御部、９は入出力装置対応記憶部を表わす。
Claims (1)
- １ プロセッサ側との間のデータ転送に関してステータ
ス情報が当該プロセッサ側に受取られるまでの間当該プ
ロセッサ側と物理的接続状態にない場合であつても当該
プロセッサに対する論理的接続状態が保持される入出力
装置を制御するよう構成され、かつ複数のプロセッサ側
から共通にアクセスされるアクセス・バスを有する入出
力制御装置において、上記下位入出力装置対応に、上記
複数のプロセッサ側のうち論理的に接続状態にあるプロ
セッサ側を指示する情報とステータス情報の有無と当該
ステータス情報が発生してからの時間を表わす時間情報
とを少なくともそなえた入出力装置対応記憶部をそなえ
、少なくとも上記論理的に接続状態にあるプロセッサ側
に転送すべきステータス情報が発生してからの上記時間
情報が予め定められた時間を経過したとき、当該プロセ
ッサ側による上記入出力装置に対する論理的保持状態を
自律的に解除するようにすることを特徴とする入出力制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54097612A JPS5920128B2 (ja) | 1979-07-31 | 1979-07-31 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54097612A JPS5920128B2 (ja) | 1979-07-31 | 1979-07-31 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5622118A JPS5622118A (en) | 1981-03-02 |
| JPS5920128B2 true JPS5920128B2 (ja) | 1984-05-11 |
Family
ID=14197028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54097612A Expired JPS5920128B2 (ja) | 1979-07-31 | 1979-07-31 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920128B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59146362A (ja) * | 1983-02-09 | 1984-08-22 | Fujitsu Ltd | インタフエ−ス切換え制御方式 |
| JPH0822096B2 (ja) * | 1986-06-17 | 1996-03-04 | 富士通株式会社 | 機能分散制御方式交換機の出トランク制御装置 |
-
1979
- 1979-07-31 JP JP54097612A patent/JPS5920128B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5622118A (en) | 1981-03-02 |
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