JPH03194932A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03194932A JPH03194932A JP33422789A JP33422789A JPH03194932A JP H03194932 A JPH03194932 A JP H03194932A JP 33422789 A JP33422789 A JP 33422789A JP 33422789 A JP33422789 A JP 33422789A JP H03194932 A JPH03194932 A JP H03194932A
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- wiring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法に関し、更に詳しくは
、層間平坦化絶縁膜の形成に係わる。
、層間平坦化絶縁膜の形成に係わる。
［発明の概要］
請求項１の発明は、段差を有する配線上に第１の絶縁層
、第２の絶縁層、第３の絶縁層を順次形成して成る半導
体装置の製造方法において、前記第２の絶縁層を０３−
ＴＥＯＳ ＣＶＤ法により堆積させた後、該第２の絶
縁層表面に水平水平方向のみのエツチングを施して平坦
化することにより、 高アスペクト比の段差の平坦化特性を向上させると共に
、スルーブツトの向上を可能にするようにしたものであ
る。
、第２の絶縁層、第３の絶縁層を順次形成して成る半導
体装置の製造方法において、前記第２の絶縁層を０３−
ＴＥＯＳ ＣＶＤ法により堆積させた後、該第２の絶
縁層表面に水平水平方向のみのエツチングを施して平坦
化することにより、 高アスペクト比の段差の平坦化特性を向上させると共に
、スルーブツトの向上を可能にするようにしたものであ
る。
請求項２の発明は、段差を有する配線上に第１の絶縁層
、第２の絶縁層、第３の絶縁層を順次形成して成る半導
体装置の製造方法において、前記第１の絶縁層上に発光
モニタ層を形成した後、前記第２の絶縁層をＯ，−ＴＥ
ＯＳ ＣＶＤ法により堆積させ、該第２の絶縁層をエ
ッチバックして前記第１の絶縁層の少なくとも一部が露
出するように形成したことにより、 配線上のＯ２〜ＴＥＯ８ＣＶＤ法により堆積された第２
の絶縁層のエッチバック残りを防止すると共に、オーバ
ーエッチ量の減少による埋め込み特性の向上を図り、配
線の信頼性を向上させるようにしたものである。
、第２の絶縁層、第３の絶縁層を順次形成して成る半導
体装置の製造方法において、前記第１の絶縁層上に発光
モニタ層を形成した後、前記第２の絶縁層をＯ，−ＴＥ
ＯＳ ＣＶＤ法により堆積させ、該第２の絶縁層をエ
ッチバックして前記第１の絶縁層の少なくとも一部が露
出するように形成したことにより、 配線上のＯ２〜ＴＥＯ８ＣＶＤ法により堆積された第２
の絶縁層のエッチバック残りを防止すると共に、オーバ
ーエッチ量の減少による埋め込み特性の向上を図り、配
線の信頼性を向上させるようにしたものである。
請求項３の発明は、段差を有する配線上に第１の絶縁層
、第２の絶縁層、第３の絶縁層を順次形成して成る半導
体装置の製造方法において、前記第２の絶縁層がＯ３−
ＴＥＯＳ ＣＶＤ法により堆積されたものであり、且
つ該第２の絶縁層と異なる内部応力を有する中間層を挿
入した構造であり、この中間層をエッチバックして前記
第１の絶縁層の少なくとも一部が露出するように形成し
たことにより、 ０、−ＴＥＯＳ ＣＶＤ法により堆積された絶縁膜の
低ストレスな状態での厚膜平坦化を可能となし、クラッ
ク等の発生を防止し得るようにしたものである。
、第２の絶縁層、第３の絶縁層を順次形成して成る半導
体装置の製造方法において、前記第２の絶縁層がＯ３−
ＴＥＯＳ ＣＶＤ法により堆積されたものであり、且
つ該第２の絶縁層と異なる内部応力を有する中間層を挿
入した構造であり、この中間層をエッチバックして前記
第１の絶縁層の少なくとも一部が露出するように形成し
たことにより、 ０、−ＴＥＯＳ ＣＶＤ法により堆積された絶縁膜の
低ストレスな状態での厚膜平坦化を可能となし、クラッ
ク等の発生を防止し得るようにしたものである。
［従来の技術］
近年、デバイスの高密度化に伴ない層間膜の平坦化は重
要な課題となっている。斯る層間膜の平坦化方法として
は、以下の方法が知られている。
要な課題となっている。斯る層間膜の平坦化方法として
は、以下の方法が知られている。
■Ｓ Ｑ Ｇ （Ｓｐｉｎ ｏｎ Ｇｒａｓｓ）等を用
いる平坦化方法。
いる平坦化方法。
■ＣＶＤ法による堆積とエッチバックを用いる平坦化方
法。
法。
■バイアスＥＣＲを用いる平坦化方法。
これらの平坦化方法の中で、上記■の方法は、平坦化特
性、膜質の安定性、スルーブツト等を考えると実用性の
高いプロセスとなっている。また、平坦化絶縁膜の形成
技術は、例えば１月刊５ｅｓｉｃｏｎｄｃｔｏｒ Ｗｏ
ｒｌｄ １９８９／ＩＩＪの第７４頁〜第８９頁に記載
されている。第５図Ａ〜第５図りは、ＣＶＤ法とエッチ
バックを用いる方法を適用した従来例を示している。先
ず、第５図へに示すように、基板１にアルミニウム（Ａ
Ｑ）配線２をパターニングした後、Ｓｉｎ、膜３を被覆
する。次に、第５図Ｂに示すように、ＣＶＤ法によりＳ
ｉｎ、膜４を厚く堆積させ、第５図Ｃに示すように、Ａ
１２配線２上のＳｉｎ、膜４が露出するまでエッチバッ
クさせる。次いで、第５図りに示すように、ＳｉＯ！膜
５をＣＶＤ法により堆積させて平坦化を行なっている。
性、膜質の安定性、スルーブツト等を考えると実用性の
高いプロセスとなっている。また、平坦化絶縁膜の形成
技術は、例えば１月刊５ｅｓｉｃｏｎｄｃｔｏｒ Ｗｏ
ｒｌｄ １９８９／ＩＩＪの第７４頁〜第８９頁に記載
されている。第５図Ａ〜第５図りは、ＣＶＤ法とエッチ
バックを用いる方法を適用した従来例を示している。先
ず、第５図へに示すように、基板１にアルミニウム（Ａ
Ｑ）配線２をパターニングした後、Ｓｉｎ、膜３を被覆
する。次に、第５図Ｂに示すように、ＣＶＤ法によりＳ
ｉｎ、膜４を厚く堆積させ、第５図Ｃに示すように、Ａ
１２配線２上のＳｉｎ、膜４が露出するまでエッチバッ
クさせる。次いで、第５図りに示すように、ＳｉＯ！膜
５をＣＶＤ法により堆積させて平坦化を行なっている。
また、第６図Ａ〜第６図りに示す従来例は、段差の埋め
込みに、段差被覆性（ステップカバレージ）の良好なＯ
，−ＴＥＯＳ系のＳ＋Ｏｔを用いたものである。先ず、
第６図Δに示すように、基板６の上にＡ （ｌ配線７を
バターニングした後、○。
込みに、段差被覆性（ステップカバレージ）の良好なＯ
，−ＴＥＯＳ系のＳ＋Ｏｔを用いたものである。先ず、
第６図Δに示すように、基板６の上にＡ （ｌ配線７を
バターニングした後、○。
ＴＥＯＳ系の５ｉｆｔ膜８を形成する。次に、第６図Ｂ
に示すように、エッチバックを行なって平坦化した後、
第６図Ｃに示すように、膜質の良好なＳｉｎ、膜９をＣ
ＶＤ法により堆積する。
に示すように、エッチバックを行なって平坦化した後、
第６図Ｃに示すように、膜質の良好なＳｉｎ、膜９をＣ
ＶＤ法により堆積する。
なお、ＣＶＤ法による堆積とエッチバックの連続プロセ
ス法は、高い平坦化能力が高く、高スルーブツト、連続
プロセスが可能なことから注目されているが、このため
に、膜質の良好なＰＥ（ＰＩａｓｍａ Ｅｎｈａｎｃｅ
ｄ） −Ｓ ｉ Ｏを膜と力″レージの良好なＴ Ｈ（
Ｔｈｅｒｖａｌ Ｍｏｄｅ） −Ｓ ｉ Ｏを膜の多層
構造を用いる必要がある。特に、ＡＱ配線の段差部分が
高アスペクト比の場合には埋め込み層（ＴＨ−３ｉＯ，
）の膜厚を厚くしてエッチバック工程を必要とする。
ス法は、高い平坦化能力が高く、高スルーブツト、連続
プロセスが可能なことから注目されているが、このため
に、膜質の良好なＰＥ（ＰＩａｓｍａ Ｅｎｈａｎｃｅ
ｄ） −Ｓ ｉ Ｏを膜と力″レージの良好なＴ Ｈ（
Ｔｈｅｒｖａｌ Ｍｏｄｅ） −Ｓ ｉ Ｏを膜の多層
構造を用いる必要がある。特に、ＡＱ配線の段差部分が
高アスペクト比の場合には埋め込み層（ＴＨ−３ｉＯ，
）の膜厚を厚くしてエッチバック工程を必要とする。
［発明が解決しようとする課題］
しかしながら、上記したように、ＣＶＤ法とエッチバッ
ク法を用いた従来例においては、以下のような問題点を
有している。
ク法を用いた従来例においては、以下のような問題点を
有している。
例えば、第５図Ａ〜第５図りに示した従来例においては
、ＡＱ配線２の段差が大きい場合、すの発生を防止して
所定の平坦化特性を得るためには、第５図ＢにおけるＳ
ｉｎ、膜４の形成及び第５図Ｃに示すエッチバック工程
に時間を要し全体のスルーブツトが低下する。また、Ａ
Ｑ配線２，２間のパターン巾が狭くなると埋め込みも充
分行えない。さらに、第５図りのＳｉｎ、膜５を形成し
た後平坦化を図ってエッチバックを施しても、ＳｉＯ２
膜５の形状が転写された形状となるだけであり、充分な
平坦性が得られない。
、ＡＱ配線２の段差が大きい場合、すの発生を防止して
所定の平坦化特性を得るためには、第５図ＢにおけるＳ
ｉｎ、膜４の形成及び第５図Ｃに示すエッチバック工程
に時間を要し全体のスルーブツトが低下する。また、Ａ
Ｑ配線２，２間のパターン巾が狭くなると埋め込みも充
分行えない。さらに、第５図りのＳｉｎ、膜５を形成し
た後平坦化を図ってエッチバックを施しても、ＳｉＯ２
膜５の形状が転写された形状となるだけであり、充分な
平坦性が得られない。
また、第６図Ａ〜第６図りに示した従来例にあっては、
Ｏ，−ＴＥ０１系の５ｉｆｔ膜８の膜質が劣るため、第
６図りに示すように、コンタクトホール１０を形成した
場合、コンタクト形成の前処理工程においてサイドエツ
チング部１０ａが生じる問題点がある。このため、Ａ［
配線７上のＳｉＯ２膜（０３−ＴＥ０１系）８を確実に
除去してお（必要があり、これまではエッチバ・ツク時
のオーバーエッチ量を増減させて対応しているが、信頼
性、安定性の点で問題があった。なお、エッチバック終
点検出方法としては、例えば特開昭６３７３５２６号公
報記載の技術が知られている。
Ｏ，−ＴＥ０１系の５ｉｆｔ膜８の膜質が劣るため、第
６図りに示すように、コンタクトホール１０を形成した
場合、コンタクト形成の前処理工程においてサイドエツ
チング部１０ａが生じる問題点がある。このため、Ａ［
配線７上のＳｉＯ２膜（０３−ＴＥ０１系）８を確実に
除去してお（必要があり、これまではエッチバ・ツク時
のオーバーエッチ量を増減させて対応しているが、信頼
性、安定性の点で問題があった。なお、エッチバック終
点検出方法としては、例えば特開昭６３７３５２６号公
報記載の技術が知られている。
さらに、上記したＰ Ｅ Ｓ ＋ Ｏを膜とＴＨ−３
ｉＯ２膜の多層構造を用いるＣＶＤ法とエッチバック法
を組み合せた従来例においては、ＴＨ−３ｉＯ２膜が引
張応力を有しているため、クラックが発生する等の問題
があり厚膜形成ができないため、成膜とエッチバックの
工程を数回に分離して段差部の埋め込み平坦化をする必
要がある。この場合には、プロセスが複数になったり、
スループットが低下する問題点がある。
ｉＯ２膜の多層構造を用いるＣＶＤ法とエッチバック法
を組み合せた従来例においては、ＴＨ−３ｉＯ２膜が引
張応力を有しているため、クラックが発生する等の問題
があり厚膜形成ができないため、成膜とエッチバックの
工程を数回に分離して段差部の埋め込み平坦化をする必
要がある。この場合には、プロセスが複数になったり、
スループットが低下する問題点がある。
本発明は、このような従来の問題点に着目して創案され
たものであって、高アスペクト比段差の平坦化特性を高
めると共に、スルーブツトを向上し、Ａ１２配線等の信
頼性を高める半導体装置の製造方法を得んとするもので
ある。
たものであって、高アスペクト比段差の平坦化特性を高
めると共に、スルーブツトを向上し、Ａ１２配線等の信
頼性を高める半導体装置の製造方法を得んとするもので
ある。
［課題を解決するための手段］
そこで、請求項１の発明は、段差を有する配線上に第１
の絶縁層、第２の絶縁層、第３の絶縁層を順次形成して
成る半導体装置の製造方法において、前記第２の絶縁層
をＯ，−ＴＥ０１ ＣＶＤ法により堆積させた後、該
第２の絶縁層表面に水平水平方向のみのエツチングを施
して平坦化することを、その解決手段としている。
の絶縁層、第２の絶縁層、第３の絶縁層を順次形成して
成る半導体装置の製造方法において、前記第２の絶縁層
をＯ，−ＴＥ０１ ＣＶＤ法により堆積させた後、該
第２の絶縁層表面に水平水平方向のみのエツチングを施
して平坦化することを、その解決手段としている。
請求項２の発明は、段差を有する配線上に第１の絶縁層
、第２の絶縁層、第３の絶縁層を順次形成して成る半導
体装置の製造方法において、前記第１の絶縁層上に発光
モニタ層を形成した後、前記第２の絶縁層をＯ，−ＴＥ
０１ ＣＶＤ法により堆積させ、該第２の絶縁層をエ
ッチバックして前記第１の絶縁層の少なくとも一部が露
出するように形成したことを、その解決手段としている
。
、第２の絶縁層、第３の絶縁層を順次形成して成る半導
体装置の製造方法において、前記第１の絶縁層上に発光
モニタ層を形成した後、前記第２の絶縁層をＯ，−ＴＥ
０１ ＣＶＤ法により堆積させ、該第２の絶縁層をエ
ッチバックして前記第１の絶縁層の少なくとも一部が露
出するように形成したことを、その解決手段としている
。
請求項３の発明は、段差を有する配線上に第１の絶縁層
、第２の絶縁層、第３の絶縁層を順次形成して成る半導
体装置の製造方法において、前記第２の絶縁層がＯ３−
ＴＥ０１ ＣＶＤ法により堆積されたものであり、且
つ該第２の絶縁層と異なる内部応力を有する中間層を挿
入した構造であり、この中間層をエッチバックして前記
第１の絶縁層の少なくとも一部が露出するように形成し
たことを、その解決手段としている。
、第２の絶縁層、第３の絶縁層を順次形成して成る半導
体装置の製造方法において、前記第２の絶縁層がＯ３−
ＴＥ０１ ＣＶＤ法により堆積されたものであり、且
つ該第２の絶縁層と異なる内部応力を有する中間層を挿
入した構造であり、この中間層をエッチバックして前記
第１の絶縁層の少なくとも一部が露出するように形成し
たことを、その解決手段としている。
［作用］
請求項１の発明においては、水平方向のみのエツチング
を、第２の絶縁層に施すことにより、第２の絶縁層の突
出した部分が除去され平坦化が行なわれる。なお、水平
方向のみのエツチングは、スパッタエツチングの可能な
カソードカ・ノブルのエツチング装置等を用い、ガス流
量比をコントロールすることにより、堆積とエツチング
の角度依存性を持たせると共に、堆積とエツチングのレ
ートを等しく設定し、一定の角度の領域のみを工・ノチ
ングして平坦化する。
を、第２の絶縁層に施すことにより、第２の絶縁層の突
出した部分が除去され平坦化が行なわれる。なお、水平
方向のみのエツチングは、スパッタエツチングの可能な
カソードカ・ノブルのエツチング装置等を用い、ガス流
量比をコントロールすることにより、堆積とエツチング
の角度依存性を持たせると共に、堆積とエツチングのレ
ートを等しく設定し、一定の角度の領域のみを工・ノチ
ングして平坦化する。
請求項２の発明においては、第２の絶縁層が０３ＴＥＯ
３ＣＶＤ法により形成されるため、段差を埋める膜厚を
確保する。この第２の絶縁層をエッチバックした際、発
光モニタ層より発生する特定の発生スペクトルの消失時
を検出することにより、Ｏ，、−ＴＥＯ３系ＣＶＤ法で
形成された第２の絶縁層が段差上に残らないようにエッ
チバックの終点を検出することが可能となる。
３ＣＶＤ法により形成されるため、段差を埋める膜厚を
確保する。この第２の絶縁層をエッチバックした際、発
光モニタ層より発生する特定の発生スペクトルの消失時
を検出することにより、Ｏ，、−ＴＥＯ３系ＣＶＤ法で
形成された第２の絶縁層が段差上に残らないようにエッ
チバックの終点を検出することが可能となる。
請求項３の発明においては、中間層を挿入したことによ
り第２の絶縁層の内部応力を緩和し、厚い膜形成を可能
にし、平坦化を容易にする。
り第２の絶縁層の内部応力を緩和し、厚い膜形成を可能
にし、平坦化を容易にする。
［実施例］
以下、本発明に係る半導体装置の製造方法の詳細を図面
に示す各実施例に基づいて説明する。
に示す各実施例に基づいて説明する。
（第１実施例）
第１図Ａ〜第１図Ｅは、本発明の第１実施例を示す工程
説明図である。
説明図である。
本実施例においては、先ず、第１図Ａに示すようにシリ
コンでなる基板１０の上にＡｌ配線１１を形成した後、
第１図Ｂに示すように、ＰＥ−８ｉＯ２膜１２を１００
０人の厚さに形成する。このＰＥ−３ｉｎ、膜１２の形
成条件は、テトラエトキシシラン（Ｔ Ｅ ＯＳ ）を
３５０ 、ｃｃ、、酸素（Ｏｔ）を３５０ 、ｃ、、の
流量に設定し、ＲＦ出力３５０Ｗ。
コンでなる基板１０の上にＡｌ配線１１を形成した後、
第１図Ｂに示すように、ＰＥ−８ｉＯ２膜１２を１００
０人の厚さに形成する。このＰＥ−３ｉｎ、膜１２の形
成条件は、テトラエトキシシラン（Ｔ Ｅ ＯＳ ）を
３５０ 、ｃｃ、、酸素（Ｏｔ）を３５０ 、ｃ、、の
流量に設定し、ＲＦ出力３５０Ｗ。
温度３９０℃、圧力ＩＱｔｏｒｒとした。
次に、第１図Ｃに示すように、Ｐ Ｅ Ｓ ＋ Ｏｔ
膜１２の上にＯ，−ＴＥＯ３膜１３膜設３が埋まる程度
に厚く形成する。そして、スパッタエツチングの可能な
カソードカップルのエツチング装置を用いて、堆積とス
パッタエツチングのレート力等しくなるように設定して
平坦化を行なう（第１図Ｄ）。この設定条件としては、
シラン（ＳｉＨ，）を１７．５．ｃｃ、の流量に対しＮ
、０（もしくは０１）を３５５ＣＣＨの流量にして、Ｒ
Ｆ出力５００Ｗ、磁場５０ガウスとした。斯る平坦化に
おいては、堆積とスパッタエツチングの角度依存性を持
たせ、水平面では堆積とエツチングのレートが等しく、
一定角度の領域のみをエツチングして平坦化が達成され
る。
膜１２の上にＯ，−ＴＥＯ３膜１３膜設３が埋まる程度
に厚く形成する。そして、スパッタエツチングの可能な
カソードカップルのエツチング装置を用いて、堆積とス
パッタエツチングのレート力等しくなるように設定して
平坦化を行なう（第１図Ｄ）。この設定条件としては、
シラン（ＳｉＨ，）を１７．５．ｃｃ、の流量に対しＮ
、０（もしくは０１）を３５５ＣＣＨの流量にして、Ｒ
Ｆ出力５００Ｗ、磁場５０ガウスとした。斯る平坦化に
おいては、堆積とスパッタエツチングの角度依存性を持
たせ、水平面では堆積とエツチングのレートが等しく、
一定角度の領域のみをエツチングして平坦化が達成され
る。
次に、Ｏ３−ＴＥＯ３膜１３膜設３、ＰＥ−３ｉＯ３膜
１４を形成する。このＰＥ−３ｉｎ、膜１４は、耐圧性
及び吸湿性を有するためＯ３−ＴＥＯＳ膜１３の保護層
となる。
１４を形成する。このＰＥ−３ｉｎ、膜１４は、耐圧性
及び吸湿性を有するためＯ３−ＴＥＯＳ膜１３の保護層
となる。
なお、上記実施例においては、水平方向のみのエツチン
グを行なう装置としてカソードカップ型のエツチング装
置を用いたが、例えばバイアス−ＥＣＲチャンバを用い
てもよい。また、膜構造は、３層構造に限定されるもの
ではない。
グを行なう装置としてカソードカップ型のエツチング装
置を用いたが、例えばバイアス−ＥＣＲチャンバを用い
てもよい。また、膜構造は、３層構造に限定されるもの
ではない。
（第２実施例）
第２図Ａ〜第２図Ｅは、第２実施例の工程説明図である
。
。
先ず、本実施例においては、第２図Ａに示すように、ｉ
配線１１が形成された基板１０上にＰＥ−５ｉＯｔ膜１
１を１０００人の膜厚に形成する。この成膜条件は、下
記の通りとした。
配線１１が形成された基板１０上にＰＥ−５ｉＯｔ膜１
１を１０００人の膜厚に形成する。この成膜条件は、下
記の通りとした。
ＴＥ０１ ３５０−ＣＣＭ
Ｏ，３５０ｓｅｃｍ
ＲＦ小出力３５０Ｗ
温度 ３９０ ’Ｃ
圧力 １０Ｔｏｒｒ
次に、第２図Ｂに示すように、Ｐ Ｅ Ｓ ｉＯを膜
１１の上に膜厚１０００人のＰ−３ｉＮ膜１５を形成す
る。このＰ−３ｉＮ膜１５は、エツチング終点の検出に
供される。この成膜条件は下記の通りである。
１１の上に膜厚１０００人のＰ−３ｉＮ膜１５を形成す
る。このＰ−３ｉＮ膜１５は、エツチング終点の検出に
供される。この成膜条件は下記の通りである。
Ｓ Ｉ Ｈ４１５０ｓｃｃｘ
Ｎ８３ ５０８ＣｅＭ
Ｎ、 １５００８．ｃ。
ＲＦ小出力４５０Ｗ
温度 ３６０°Ｃ
圧力 １０Ｔｏ ｒ ｒ
次いで、第２図Ｃに示すように、Ｐ−３ｉＮ膜１５の上
に、段差を埋めるように、Ｏ３−ＴＥＯ８膜１６膜形６
する。このＯ，−ＴＥＯ３膜１６膜設６被覆性が良好で
あるが、膜質が若干悪い。
に、段差を埋めるように、Ｏ３−ＴＥＯ８膜１６膜形６
する。このＯ，−ＴＥＯ３膜１６膜設６被覆性が良好で
あるが、膜質が若干悪い。
このＯ３−ＴＥＯ３膜１６膜設６条件は、以下の通りで
ある。
ある。
ＴＥ０１１００１０００ｓ
ｃｃ ２０００ＳＣＣＮ
温度 ３９０℃
圧力 ５０Ｔｏ ｒ ｒ
次に、ＣＦ４系のガスを用いて反応性イオンエツチング
（ＲＩ Ｅ）を用いてエッチバックを行なう。このエッ
チバックの終点検出は、Ｐ−３ｉＮ膜１５の窒素（Ｎ）
の発光をモニタして、Ｎの発光が無くなった時点の検出
を行なう（第３図参照）。
（ＲＩ Ｅ）を用いてエッチバックを行なう。このエッ
チバックの終点検出は、Ｐ−３ｉＮ膜１５の窒素（Ｎ）
の発光をモニタして、Ｎの発光が無くなった時点の検出
を行なう（第３図参照）。
このようなエッチバックにより第２図りに示すようにＡ
ｆｆ配線１１上のＰＥ−３ｉｎ、膜１２が露出する。
ｆｆ配線１１上のＰＥ−３ｉｎ、膜１２が露出する。
次いで、第２図Ｅに示すように、ＰＥ−３ｉｏ。
膜１７を形成して平坦化プロセスを終了する。
本実施例においては、エッチバック終点の検出用の膜と
してＰ−３ｉＮを用いたが、これに限定されるものでは
なく、発光分析等により検出が可能であれば、他の膜種
でもよい。また、エッチバック終点検出層の厚みについ
ては、ストレス、スルーブツト等を考えて形成すること
はいうまでもない。本実施例においては、膜質のよくな
い０゜ＴＥＯＳ膜の膜残りを防止できる。
してＰ−３ｉＮを用いたが、これに限定されるものでは
なく、発光分析等により検出が可能であれば、他の膜種
でもよい。また、エッチバック終点検出層の厚みについ
ては、ストレス、スルーブツト等を考えて形成すること
はいうまでもない。本実施例においては、膜質のよくな
い０゜ＴＥＯＳ膜の膜残りを防止できる。
（第３実施例）
第４図Ａ〜第４図Ｆは、第３実施例の工程説明図である
。
。
本実施例においても、第４図へに示すように、Ａ＆配線
１１が形成された基板１０上にＰＥ−３ｉＯ２膜１２を
形成する。成膜条件は、第２実施例と同様である。
１１が形成された基板１０上にＰＥ−３ｉＯ２膜１２を
形成する。成膜条件は、第２実施例と同様である。
次に、第４図Ｂに示すように、ＰＥ−３ｉｎ。
膜１２上にＯ３−ＴＥＯＳ膜１６膜形６し、段差の埋め
込みを行なう。Ｏ，−ＴＥＯＳ膜は通常の引張り応力（
Ｉ Ｘ １０ ”ｄｙｎｅ／ｃＩＩｌりを有する。この
Ｏ３−ＴＥＯＳ膜１６膜形６条件は、下記の通りである
。
込みを行なう。Ｏ，−ＴＥＯＳ膜は通常の引張り応力（
Ｉ Ｘ １０ ”ｄｙｎｅ／ｃＩＩｌりを有する。この
Ｏ３−ＴＥＯＳ膜１６膜形６条件は、下記の通りである
。
ＴＥＯＳ １０００８ｃｃＮ
０３ ２０００、ｃｃ。
温度 ３９０℃
圧力 ５０Ｔｏ ｒ ｒ
次に、第４図Ｃに示すように、Ｏ，、−ＴＥＯ５膜１６
膜上６、ＰＥ−５ｉｎ、膜１８を形成する。
膜上６、ＰＥ−５ｉｎ、膜１８を形成する。
このＰＥ−３ｉｎ、膜１８は圧縮応力（１×１０１１ｄ
ｙｎｅ／ｃｓ＋９を有するため、０３−ＴＥＯ３膜１６
の応力を緩和する。
ｙｎｅ／ｃｓ＋９を有するため、０３−ＴＥＯ３膜１６
の応力を緩和する。
次に、第４図りに示すように、Ｐ Ｅ Ｓ ＋ Ｏを
膜１８上にＯ，−ＴＥＯＳ膜１９膜形９する。この０３
−ＴＥＯ８膜１９の膜厚は、平坦化の必要に応じて適宜
変更可能である。
膜１８上にＯ，−ＴＥＯＳ膜１９膜形９する。この０３
−ＴＥＯ８膜１９の膜厚は、平坦化の必要に応じて適宜
変更可能である。
次に、ＩＩＥを用いてエッチバックを行ない、サイドウ
オール（０，−ＴＥＯＳ膜）１６を形成して段差部を埋
め込む（第４図Ｅ）。
オール（０，−ＴＥＯＳ膜）１６を形成して段差部を埋
め込む（第４図Ｅ）。
ＲＩＥの条件は、以下の通りである。
ＣＦ４ １００ｓｅｃ。
圧力 ３００ｍＴｏ ｒ ｒ
ＲＦ出力 ４５０Ｗ
次に、第４図Ｆ ニ示すように、ＰＥ−３ｉｎ。
膜２０を形成して平坦化プロセスを完了する。
本実施例においては、応力を緩和する膜としてＰＥ−３
ｉｎ、膜を形成して平坦化プロセスを完了する。
ｉｎ、膜を形成して平坦化プロセスを完了する。
本実施例においては、応力を緩和する膜としてＰＥＳ＋
Ｏｔを用いたが、圧縮応力を有していて、しかもＯ３−
ＴＥＯＳ膜と連続的にＲＩＥできる膜質であれば、他の
膜でもよい。また、応力緩和に供される膜の膜厚につい
ては、予め膜応力を計算し最適化した膜質、膜厚を用い
ることはいうまでもない。
Ｏｔを用いたが、圧縮応力を有していて、しかもＯ３−
ＴＥＯＳ膜と連続的にＲＩＥできる膜質であれば、他の
膜でもよい。また、応力緩和に供される膜の膜厚につい
ては、予め膜応力を計算し最適化した膜質、膜厚を用い
ることはいうまでもない。
［発明の効果］
以上の説明から明らかなように、請求項１の発明にあっ
ては、高アスペクト比の段差の平坦化特性を高める効果
がある。また、Ｏ３−ＴＥＯＳ膜を用いて膜厚を確保し
得るため、煩雑な工程が必要なく、スルーブツトを向上
させる効果がある。
ては、高アスペクト比の段差の平坦化特性を高める効果
がある。また、Ｏ３−ＴＥＯＳ膜を用いて膜厚を確保し
得るため、煩雑な工程が必要なく、スルーブツトを向上
させる効果がある。
請求項２の発明は、配線上のＯ，−ＴＥＯＳ膜のエッチ
バック残りを防止し、例えばコンタクトホール内のエッ
チオフを有効に防止する効果がある。また、オーバーエ
ッチ量を減少させるため、埋め込み特性を向上させる効
果がある。さらに、配線の信頼性を向上させる効果があ
る。
バック残りを防止し、例えばコンタクトホール内のエッ
チオフを有効に防止する効果がある。また、オーバーエ
ッチ量を減少させるため、埋め込み特性を向上させる効
果がある。さらに、配線の信頼性を向上させる効果があ
る。
請求項３の発明においては、高アスペクト比の段差の平
坦化を低ストレスな状態でしかも容易な工程で可能とす
る効果がある。このため、クラック等の発生を防止し、
信頼性を向上させる効果がある。
坦化を低ストレスな状態でしかも容易な工程で可能とす
る効果がある。このため、クラック等の発生を防止し、
信頼性を向上させる効果がある。
第１図Ａ〜第１図Ｅは本発明に係る半導体装置の製造方
法の第１実施例を示す工程説明図、第２図Ａ〜第２図Ｅ
は第２実施例を示す工程説明図、第３図はＮの発光強度
とエッチバックの時間との関係を示すグラフ、第４図Ａ
〜第４図Ｆは第３実施例に示す工程説明図、第５図Ａ〜
第５図りは従来例の工程説明図、第６図Ａ〜第６図りは
他の従来例の工程説明図である。 １１・・・ＡＱ配線、１２，１４．１７・・・ＰＥ−３
ｉＯ２膜、１３．］、６・・・Ｏ，−ＴＥ０１膜、１５
・・・ＰＳｉＮ膜（発光モニタ層）。 第１ 図り 第１ 図Ｅ 第１ 図Ｂ （第１実詫４ｖＩ＋ ） 第１図Ｃ 第２図Ｂ 第２ 図Ｃ 時間 Ｎの俗九健度−時間の関イ系とｆ″ｔり゛ラフ第３図 第４ 図Ｅ 第４図Ｆ （膏し ３ ９ミ １キセ イッＩｊ）第４図Ｃ ＴＥＯ５系５ｉ０２膜Ｅ用いｎ従来イ列の工杼蚊明図第
６図Ａ （４憤肚 ］ミ イ列 ） 第６図Ｂ 平成２年１１月５ 日 ｌ、事件の表示 平成１年特許願第３３４２２７号 発明の名称 半導体装置の製造方法 補正をする者 事件との関係 出願人 （２１８） ソニ ー株式会社 ４、代 埋入〒１０４ 東京都中央区明石町１番２９号 液済会ビル （イ芝 東 イダリ ） 第６図Ｄ ６、補正の内容 （１）明細書の特許請求の範囲を別紙の通り補正する。 （２）明細書第５頁第１θ行目〜第１７行目に、［基板
Ｉにアルミニウム（、ｌ）配線２をバターニングした後
、５ｉｄｅ膜３を被覆する。次に、第５図Ｂに示すよう
に、ＣＶＤ法により５ｉＯｔ膜４を厚く堆積させ、第５
図Ｃに示すように、Ａ（２配線２上のＳ ｉ Ｏを膜４
が露出するまでエッチバックさせる。次いで、第５図り
に示すように、５ｔｏｙ膜５をＣＶＤ法により堆積させ
て平坦化を行なっている。Ｊとあるのを、 ［基板ｌにアルミニウム（Ａ、ｅ）配線２をパターニン
グした後、膜質の良好なＰ Ｅ （Ｐｌａｓｍａ Ｅｎ
ｈａｎｃｅｄ） Ｓｔｏｗ膜３を被覆する。次に、第
５図Ｂに示すように、ＣＶＤ法により段差被覆性（ステ
ップカバレージ）の良好なＯ３−ＴＥＯＳ系の５ｔＯ１
膜４を厚く堆積させ、第５図Ｃに示すように、ＡＩ２配
線２上のＳ ｉ ＯｔＨ４が躍出するまでエッチバック
させる。次いで、第５図りに示すように、膜質の良好な
Ｐ Ｅ （Ｐｌａｓ＋＊ａ Ｅｎｈａｎｃｅｄ） −Ｓ
ｉ Ｏを膜５をＣＶＤ法により堆積させて平坦化を行
なっている。」と補正する。 （３）明細書第７頁第１３行目〜第２０行目に、「 ま
た、第６図Ａ〜第６図りに示した従来例にあっては、Ｏ
，−ＴＥＯＳ系のＳ ｉ Ｏを膜８の膜質が劣るため、
第６図りに示すように、コンタクトホールｌＯを形成し
た場合、コンタクト形成の前処理工程においてサイドエ
ツチング部１０ａが生じる問題点がある。このため、Ａ
Ｑ配線７上の５ｉ０ｙ膜（０３−ＴＥＯＳ系）８を確実
に除去しておく必要があり、」とあるのを、 「 また、第５図Ａ〜第５図りに示した従来例にあって
は、０３−ＴＥＯＳ系のＳ ｉ Ｏを膜４の膜質が劣る
ため、コンタクトホール１０を形成した場合、コンタク
ト形成の前処理工程においてサイドエツチングが生じる
問題点がある。このため、ＡＱ配線２上の５ｉＯｙ膜（
Ｏｓ Ｔ Ｅ ＯＳ系）を確実に除去しておく必要が
あり、」と補正する。 （４）明細書第１２頁第１９行目中「耐圧性及び吸湿性
を有するため」とあるのを、「耐圧性及び吸湿性を有す
る」と補正する。 （５）明細書第１８頁第１１行目中「エッチオフ」とあ
るのを、「サイドエッチ」と補正する。 （別紙） 特許請求の範囲 （＋）段差を有する配線上に第１の絶縁層、第２の絶縁
層、第３の絶縁層を順次形成して成る半導体装置の製造
方法において、 前記第２の絶縁層を０３−ＴＥＯＳ ＣＶＤ法により
堆積させた後、該第２の絶縁層表面に木免方向のみのエ
ツチングを施して平坦化することを特徴とする半導体装
置の製造方法。 （２）段差を有する配線上に第１の絶縁層、第２の絶縁
層、第３の絶縁層を順次形成して成る半導体装置の製造
方法において、 前記第１の絶縁層上に発光モニタ層を形成した後、前記
第２の絶縁層をＯ３−ＴＥＯＳ ＣＶＤ法により堆積
させ、該第２の絶縁層をエッチバックして前記第１の絶
縁層の少なくとも一部が露出するように形成したことを
特徴とする半導体装置の製造方法。 （３）段差を有する配線上に第１の絶縁層、第２の絶縁
層、第３の絶縁層を順次形成して成る半導体装置の製造
方法において、 前記第２の絶縁層がＯ３−ＴＥＯＳ ＣＶＤ法により
堆積されたものであり、且つ該第２の絶縁層と異なる内
部応力を有する中間層を挿入した構造であり、この中間
層をエッチバックして前記第１の絶縁層の少なくとも一
部が露出するように形成したことを特徴とする半導体装
置の製造方法。
法の第１実施例を示す工程説明図、第２図Ａ〜第２図Ｅ
は第２実施例を示す工程説明図、第３図はＮの発光強度
とエッチバックの時間との関係を示すグラフ、第４図Ａ
〜第４図Ｆは第３実施例に示す工程説明図、第５図Ａ〜
第５図りは従来例の工程説明図、第６図Ａ〜第６図りは
他の従来例の工程説明図である。 １１・・・ＡＱ配線、１２，１４．１７・・・ＰＥ−３
ｉＯ２膜、１３．］、６・・・Ｏ，−ＴＥ０１膜、１５
・・・ＰＳｉＮ膜（発光モニタ層）。 第１ 図り 第１ 図Ｅ 第１ 図Ｂ （第１実詫４ｖＩ＋ ） 第１図Ｃ 第２図Ｂ 第２ 図Ｃ 時間 Ｎの俗九健度−時間の関イ系とｆ″ｔり゛ラフ第３図 第４ 図Ｅ 第４図Ｆ （膏し ３ ９ミ １キセ イッＩｊ）第４図Ｃ ＴＥＯ５系５ｉ０２膜Ｅ用いｎ従来イ列の工杼蚊明図第
６図Ａ （４憤肚 ］ミ イ列 ） 第６図Ｂ 平成２年１１月５ 日 ｌ、事件の表示 平成１年特許願第３３４２２７号 発明の名称 半導体装置の製造方法 補正をする者 事件との関係 出願人 （２１８） ソニ ー株式会社 ４、代 埋入〒１０４ 東京都中央区明石町１番２９号 液済会ビル （イ芝 東 イダリ ） 第６図Ｄ ６、補正の内容 （１）明細書の特許請求の範囲を別紙の通り補正する。 （２）明細書第５頁第１θ行目〜第１７行目に、［基板
Ｉにアルミニウム（、ｌ）配線２をバターニングした後
、５ｉｄｅ膜３を被覆する。次に、第５図Ｂに示すよう
に、ＣＶＤ法により５ｉＯｔ膜４を厚く堆積させ、第５
図Ｃに示すように、Ａ（２配線２上のＳ ｉ Ｏを膜４
が露出するまでエッチバックさせる。次いで、第５図り
に示すように、５ｔｏｙ膜５をＣＶＤ法により堆積させ
て平坦化を行なっている。Ｊとあるのを、 ［基板ｌにアルミニウム（Ａ、ｅ）配線２をパターニン
グした後、膜質の良好なＰ Ｅ （Ｐｌａｓｍａ Ｅｎ
ｈａｎｃｅｄ） Ｓｔｏｗ膜３を被覆する。次に、第
５図Ｂに示すように、ＣＶＤ法により段差被覆性（ステ
ップカバレージ）の良好なＯ３−ＴＥＯＳ系の５ｔＯ１
膜４を厚く堆積させ、第５図Ｃに示すように、ＡＩ２配
線２上のＳ ｉ ＯｔＨ４が躍出するまでエッチバック
させる。次いで、第５図りに示すように、膜質の良好な
Ｐ Ｅ （Ｐｌａｓ＋＊ａ Ｅｎｈａｎｃｅｄ） −Ｓ
ｉ Ｏを膜５をＣＶＤ法により堆積させて平坦化を行
なっている。」と補正する。 （３）明細書第７頁第１３行目〜第２０行目に、「 ま
た、第６図Ａ〜第６図りに示した従来例にあっては、Ｏ
，−ＴＥＯＳ系のＳ ｉ Ｏを膜８の膜質が劣るため、
第６図りに示すように、コンタクトホールｌＯを形成し
た場合、コンタクト形成の前処理工程においてサイドエ
ツチング部１０ａが生じる問題点がある。このため、Ａ
Ｑ配線７上の５ｉ０ｙ膜（０３−ＴＥＯＳ系）８を確実
に除去しておく必要があり、」とあるのを、 「 また、第５図Ａ〜第５図りに示した従来例にあって
は、０３−ＴＥＯＳ系のＳ ｉ Ｏを膜４の膜質が劣る
ため、コンタクトホール１０を形成した場合、コンタク
ト形成の前処理工程においてサイドエツチングが生じる
問題点がある。このため、ＡＱ配線２上の５ｉＯｙ膜（
Ｏｓ Ｔ Ｅ ＯＳ系）を確実に除去しておく必要が
あり、」と補正する。 （４）明細書第１２頁第１９行目中「耐圧性及び吸湿性
を有するため」とあるのを、「耐圧性及び吸湿性を有す
る」と補正する。 （５）明細書第１８頁第１１行目中「エッチオフ」とあ
るのを、「サイドエッチ」と補正する。 （別紙） 特許請求の範囲 （＋）段差を有する配線上に第１の絶縁層、第２の絶縁
層、第３の絶縁層を順次形成して成る半導体装置の製造
方法において、 前記第２の絶縁層を０３−ＴＥＯＳ ＣＶＤ法により
堆積させた後、該第２の絶縁層表面に木免方向のみのエ
ツチングを施して平坦化することを特徴とする半導体装
置の製造方法。 （２）段差を有する配線上に第１の絶縁層、第２の絶縁
層、第３の絶縁層を順次形成して成る半導体装置の製造
方法において、 前記第１の絶縁層上に発光モニタ層を形成した後、前記
第２の絶縁層をＯ３−ＴＥＯＳ ＣＶＤ法により堆積
させ、該第２の絶縁層をエッチバックして前記第１の絶
縁層の少なくとも一部が露出するように形成したことを
特徴とする半導体装置の製造方法。 （３）段差を有する配線上に第１の絶縁層、第２の絶縁
層、第３の絶縁層を順次形成して成る半導体装置の製造
方法において、 前記第２の絶縁層がＯ３−ＴＥＯＳ ＣＶＤ法により
堆積されたものであり、且つ該第２の絶縁層と異なる内
部応力を有する中間層を挿入した構造であり、この中間
層をエッチバックして前記第１の絶縁層の少なくとも一
部が露出するように形成したことを特徴とする半導体装
置の製造方法。
Claims (3)
- （１）段差を有する配線上に第１の絶縁層、第２の絶縁
層、第３の絶縁層を順次形成して成る半導体装置の製造
方法において、 前記第２の絶縁層をＯ＿３−ＴＥＯＳＣＶＤ法により堆
積させた後、該第２の絶縁層表面に水平水平方向のみの
エッチングを施して平坦化することを特徴とする半導体
装置の製造方法。 - （２）段差を有する配線上に第１の絶縁層、第２の絶縁
層、第３の絶縁層を順次形成して成る半導体装置の製造
方法において、 前記第１の絶縁層上に発光モニタ層を形成した後、前記
第２の絶縁層をＯ＿３−ＴＥＯＳＣＶＤ法により堆積さ
せ、該第２の絶縁層をエッチバックして前記第１の絶縁
層の少なくとも一部が露出するように形成したことを特
徴とする半導体装置の製造方法。 - （３）段差を有する配線上に第１の絶縁層、第２の絶縁
層、第３の絶縁層を順次形成して成る半導体装置の製造
方法において、 前記第２の絶縁層がＯ＿３−ＴＥＯＳＣＶＤ法により堆
積されたものであり、且つ該第２の絶縁層と異なる内部
応力を有する中間層を挿入した構造であり、この中間層
をエッチバックして前記第１の絶縁層の少なくとも一部
が露出するように形成したことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33422789A JPH03194932A (ja) | 1989-12-22 | 1989-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33422789A JPH03194932A (ja) | 1989-12-22 | 1989-12-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03194932A true JPH03194932A (ja) | 1991-08-26 |
Family
ID=18274970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33422789A Pending JPH03194932A (ja) | 1989-12-22 | 1989-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03194932A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555220A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体装置の製造方法 |
| JPH05109910A (ja) * | 1991-10-17 | 1993-04-30 | Sanyo Electric Co Ltd | 半導体装置 |
| JPH0766131A (ja) * | 1993-08-24 | 1995-03-10 | Canon Sales Co Inc | 膜形成方法 |
| JPH07106323A (ja) * | 1993-10-06 | 1995-04-21 | Nec Corp | 半導体装置とその製造方法 |
| JPH07221179A (ja) * | 1994-02-05 | 1995-08-18 | Nec Corp | 半導体装置の製造方法 |
| JPH07297276A (ja) * | 1992-09-22 | 1995-11-10 | At & T Corp | 半導体集積回路の形成方法 |
| JPH08274174A (ja) * | 1996-05-27 | 1996-10-18 | Sanyo Electric Co Ltd | 半導体装置 |
| US8017464B2 (en) | 2008-09-29 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor integrated circuit device and a method for manufacturing a semiconductor integrated circuit device |
-
1989
- 1989-12-22 JP JP33422789A patent/JPH03194932A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555220A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体装置の製造方法 |
| JPH05109910A (ja) * | 1991-10-17 | 1993-04-30 | Sanyo Electric Co Ltd | 半導体装置 |
| JPH07297276A (ja) * | 1992-09-22 | 1995-11-10 | At & T Corp | 半導体集積回路の形成方法 |
| US6140222A (en) * | 1992-09-22 | 2000-10-31 | Lucent Technologies Inc. | Integrated circuit dielectric formation |
| JPH0766131A (ja) * | 1993-08-24 | 1995-03-10 | Canon Sales Co Inc | 膜形成方法 |
| JPH07106323A (ja) * | 1993-10-06 | 1995-04-21 | Nec Corp | 半導体装置とその製造方法 |
| JPH07221179A (ja) * | 1994-02-05 | 1995-08-18 | Nec Corp | 半導体装置の製造方法 |
| JPH08274174A (ja) * | 1996-05-27 | 1996-10-18 | Sanyo Electric Co Ltd | 半導体装置 |
| US8017464B2 (en) | 2008-09-29 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor integrated circuit device and a method for manufacturing a semiconductor integrated circuit device |
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