JPH07221275A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07221275A JPH07221275A JP6010454A JP1045494A JPH07221275A JP H07221275 A JPH07221275 A JP H07221275A JP 6010454 A JP6010454 A JP 6010454A JP 1045494 A JP1045494 A JP 1045494A JP H07221275 A JPH07221275 A JP H07221275A
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- Japan
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- polysilicon
- formation region
- gate
- memory cell
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Abstract
(57)【要約】
【目的】 メモリセル部のソフトエラーを防止し、周辺
回路部の高速化を達成する。 【構成】 ゲートポリシリコン電極１４を形成した後、
ＬＤＤ用低濃度不純物層１５を形成し、次にポリシリコ
ンサイドウォール１７Ａを形成した後、ソース，ドレイ
ン１８Ｓ，１８Ｄをイオン注入して形成する。その後、
周辺回路側のポリシリコンサイドウォール１７Ａを除去
することにより、メモリセル側のソフトエラーを防止
し、周辺回路側の高速化が達成される。
回路部の高速化を達成する。 【構成】 ゲートポリシリコン電極１４を形成した後、
ＬＤＤ用低濃度不純物層１５を形成し、次にポリシリコ
ンサイドウォール１７Ａを形成した後、ソース，ドレイ
ン１８Ｓ，１８Ｄをイオン注入して形成する。その後、
周辺回路側のポリシリコンサイドウォール１７Ａを除去
することにより、メモリセル側のソフトエラーを防止
し、周辺回路側の高速化が達成される。
Description
【０００１】
【産業上の利用分野】この発明は、メモリセル部と周辺
回路部とを備える、例えばＤＲＡＭ，ＳＲＡＭ等の半導
体装置及びその製造方法に関する。
回路部とを備える、例えばＤＲＡＭ，ＳＲＡＭ等の半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来から半導体装置の高集積化は、基本
的には低電力化，高速化のための回路，デバイス技術
と、素子寸法微細化のためのプロセス技術とにより達成
されてきた。従来の半導体装置におけるＭＯＳトランジ
スタ部の形成工程を、図２（Ａ）〜（Ｃ）に示す工程断
面図に基づいて説明する。
的には低電力化，高速化のための回路，デバイス技術
と、素子寸法微細化のためのプロセス技術とにより達成
されてきた。従来の半導体装置におけるＭＯＳトランジ
スタ部の形成工程を、図２（Ａ）〜（Ｃ）に示す工程断
面図に基づいて説明する。
【０００３】先ず、図２（Ａ）に示すように、Ｐ型のシ
リコン基板１に例えば膜厚４００ｎｍの素子分離用のＬ
ＯＣＯＳ酸化膜２を選択酸化技術を用いて形成し、続い
てシリコン基板１表面に例えば膜厚１６ｎｍのゲート酸
化膜３を熱酸化によって形成する。そして、全面にリン
をドープしたポリシリコン膜を例えば膜厚が３００ｎｍ
になるように形成し、パターニングを行ってゲートポリ
シリコン電極４を形成する。
リコン基板１に例えば膜厚４００ｎｍの素子分離用のＬ
ＯＣＯＳ酸化膜２を選択酸化技術を用いて形成し、続い
てシリコン基板１表面に例えば膜厚１６ｎｍのゲート酸
化膜３を熱酸化によって形成する。そして、全面にリン
をドープしたポリシリコン膜を例えば膜厚が３００ｎｍ
になるように形成し、パターニングを行ってゲートポリ
シリコン電極４を形成する。
【０００４】次に、図２（Ｂ）に示すように、ＬＯＣＯ
Ｓ酸化膜２及びゲートポリシリコン電極４をマスクとし
て、リン（Ｐ）を３０ｋｅＶで３Ｅ１３ｃｍ-2のドーズ
量となるようにイオン注入してＬＤＤ用低濃度不純物層
５を形成する。
Ｓ酸化膜２及びゲートポリシリコン電極４をマスクとし
て、リン（Ｐ）を３０ｋｅＶで３Ｅ１３ｃｍ-2のドーズ
量となるようにイオン注入してＬＤＤ用低濃度不純物層
５を形成する。
【０００５】次に、ゲートポリシリコン電極４の表面に
酸化膜６（膜厚１０ｎｍ）を形成し、続いて全面にポリ
シリコン膜をＣＶＤ法にて、例えば３００ｎｍの膜厚と
なるように堆積させる。そして、このポリシリコン膜を
エッチバックすることにより、図２（Ｃ）に示すよう
に、ゲートポリシリコン電極４の側壁に、ポリシリコン
サイドウォール（スペーサ）７を残す。このポリシリコ
ンサイドウォール７は、シリコン基板１上に形成され
た、全てのゲートポリシリコン電極４の側壁に形成され
る。
酸化膜６（膜厚１０ｎｍ）を形成し、続いて全面にポリ
シリコン膜をＣＶＤ法にて、例えば３００ｎｍの膜厚と
なるように堆積させる。そして、このポリシリコン膜を
エッチバックすることにより、図２（Ｃ）に示すよう
に、ゲートポリシリコン電極４の側壁に、ポリシリコン
サイドウォール（スペーサ）７を残す。このポリシリコ
ンサイドウォール７は、シリコン基板１上に形成され
た、全てのゲートポリシリコン電極４の側壁に形成され
る。
【０００６】次に、ＬＯＣＯＳ酸化膜２，ゲートポリシ
リコン電極４及びポリシリコンサイドウォール７をマス
クとして、ヒ素（Ａｓ）を５０ｋｅＶで５Ｅ１５ｃｍ-2
のドーズ量となるようにイオン注入してソース８，ドレ
イン９を形成する。
リコン電極４及びポリシリコンサイドウォール７をマス
クとして、ヒ素（Ａｓ）を５０ｋｅＶで５Ｅ１５ｃｍ-2
のドーズ量となるようにイオン注入してソース８，ドレ
イン９を形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の方法で製造された半導体装置にあっては、ポ
リシリコンサイドウォール７に不純物（Ａｓ）がドーピ
ングされるため、これが空乏化しないことによってソー
ス・ドレインとゲートポリシリコン電極４との間に容量
が付き、ソフトエラー耐性（ＳＥＲ）は改善されるもの
の、高速化に不利となる問題があった。一方、ポリシリ
コンサイドウォール７に不純物をドーピングしなけれ
ば、それが空乏化することによって、ソース・ドレイン
とゲートポリシリコン電極４との間に容量が付きにくい
ため、高速化には有利であるが当然積極的に容量を付け
てソフトエラー耐性の改善に寄与させることは不可能で
あった。
うな従来の方法で製造された半導体装置にあっては、ポ
リシリコンサイドウォール７に不純物（Ａｓ）がドーピ
ングされるため、これが空乏化しないことによってソー
ス・ドレインとゲートポリシリコン電極４との間に容量
が付き、ソフトエラー耐性（ＳＥＲ）は改善されるもの
の、高速化に不利となる問題があった。一方、ポリシリ
コンサイドウォール７に不純物をドーピングしなけれ
ば、それが空乏化することによって、ソース・ドレイン
とゲートポリシリコン電極４との間に容量が付きにくい
ため、高速化には有利であるが当然積極的に容量を付け
てソフトエラー耐性の改善に寄与させることは不可能で
あった。
【０００８】特に、ＤＲＡＭにおいては、メモリセル構
造を立体化したり、ＳｉＯ2膜より誘電率の高いＳｉ3Ｎ
4膜をキャパシタ絶縁膜に用いたりして蓄積電荷量を確
保しているが、急速に高集積化が進んでいるため、α線
に起因して生じるソフトエラーを防止することは今後の
課題となっている。
造を立体化したり、ＳｉＯ2膜より誘電率の高いＳｉ3Ｎ
4膜をキャパシタ絶縁膜に用いたりして蓄積電荷量を確
保しているが、急速に高集積化が進んでいるため、α線
に起因して生じるソフトエラーを防止することは今後の
課題となっている。
【０００９】また、ＳＲＡＭにおいても、メモリセルを
構成するＭＯＳトランジスタのゲート電圧の印加されて
いる界面下の空乏層に、α線入射によって発生した電子
−正孔対のうちの電子が流れ、ゲート電圧を操作しない
のにメモリセルのデータが反転するなどのソフトエラー
が生じる問題がある。
構成するＭＯＳトランジスタのゲート電圧の印加されて
いる界面下の空乏層に、α線入射によって発生した電子
−正孔対のうちの電子が流れ、ゲート電圧を操作しない
のにメモリセルのデータが反転するなどのソフトエラー
が生じる問題がある。
【００１０】本発明が解決しようとする課題は、メモリ
セル部のソフトエラー耐性を改善すると共に、周辺回路
部での高速化を同時に達成することのできる半導体装置
及びその製造方法を得るには、どのような手段を講じれ
ばよいかという点にある。
セル部のソフトエラー耐性を改善すると共に、周辺回路
部での高速化を同時に達成することのできる半導体装置
及びその製造方法を得るには、どのような手段を講じれ
ばよいかという点にある。
【００１１】
【課題を解決するための手段】そこで、この発明は、半
導体基板にメモリセル形成領域と該メモリセル形成領域
以外の周辺回路形成領域とが形成され、前記両領域のそ
れぞれにＭＯＳトランジスタが形成された半導体装置の
前記両領域のうちメモリセル形成領域のＭＯＳトランジ
スタのみにゲート側壁に不純物をドーピングしたポリシ
リコンサイドウォールを形成した構成とした。
導体基板にメモリセル形成領域と該メモリセル形成領域
以外の周辺回路形成領域とが形成され、前記両領域のそ
れぞれにＭＯＳトランジスタが形成された半導体装置の
前記両領域のうちメモリセル形成領域のＭＯＳトランジ
スタのみにゲート側壁に不純物をドーピングしたポリシ
リコンサイドウォールを形成した構成とした。
【００１２】また、このような半導体装置の製造方法と
しては、以下の（１）〜（５）の手順で行う。
しては、以下の（１）〜（５）の手順で行う。
【００１３】（１）半導体基板のメモリセル形成領域と
該メモリセル形成領域以外の周辺回路形成領域とにゲー
トをパターニングする。
該メモリセル形成領域以外の周辺回路形成領域とにゲー
トをパターニングする。
【００１４】（２）前記ゲートをマスクとしてイオン注
入を行い前記半導体基板にＬＤＤ用低濃度不純物層を形
成する。
入を行い前記半導体基板にＬＤＤ用低濃度不純物層を形
成する。
【００１５】（３）前記メモリセル形成領域及び周辺回
路形成領域に形成されたゲート側壁にポリシリコンサイ
ドウォールを形成する。
路形成領域に形成されたゲート側壁にポリシリコンサイ
ドウォールを形成する。
【００１６】（４）前記ゲート及びポリシリコンサイド
ウォールをマスクとしてイオン注入を行いソース・ドレ
インを形成する。
ウォールをマスクとしてイオン注入を行いソース・ドレ
インを形成する。
【００１７】（５）前記周辺回路形成領域のポリシリコ
ンサイドウォールを除去する。
ンサイドウォールを除去する。
【００１８】
【作用】この発明においては、メモリセル形成領域のＭ
ＯＳトランジスタのゲート側壁に不純物がドーピングさ
れたポリシリコンサイドウォールが形成される。このポ
リシリコンサイドウォールは、空乏化しないため、ソー
ス・ドレインとゲートとの間に容量が付き、ソフトエラ
ー耐性が向上する。また、周辺回路形成領域のＭＯＳト
ランジスタのゲート側壁には、不純物がドーピングされ
たポリシリコンサイドウォールが形成されないため、ポ
リシリコンサイドウォールによるソース・ドレインとゲ
ートとの間の容量が付かないので高速化に有利となる。
また、ポリシリコンサイドウォールを用いてＬＤＤ構造
のＭＯＳトランジスタとしたため、ホットキャリア耐性
を向上させる作用を奏する。
ＯＳトランジスタのゲート側壁に不純物がドーピングさ
れたポリシリコンサイドウォールが形成される。このポ
リシリコンサイドウォールは、空乏化しないため、ソー
ス・ドレインとゲートとの間に容量が付き、ソフトエラ
ー耐性が向上する。また、周辺回路形成領域のＭＯＳト
ランジスタのゲート側壁には、不純物がドーピングされ
たポリシリコンサイドウォールが形成されないため、ポ
リシリコンサイドウォールによるソース・ドレインとゲ
ートとの間の容量が付かないので高速化に有利となる。
また、ポリシリコンサイドウォールを用いてＬＤＤ構造
のＭＯＳトランジスタとしたため、ホットキャリア耐性
を向上させる作用を奏する。
【００１９】
【実施例】以下、本発明に係る半導体装置及びその製造
方法の詳細を図面に示す実施例に基づいて説明する。
方法の詳細を図面に示す実施例に基づいて説明する。
【００２０】本実施例は、メモリセル部とその周辺回路
部とを有する半導体装置に本発明を適用した例である。
部とを有する半導体装置に本発明を適用した例である。
【００２１】先ず、図１（Ａ）に示すように、Ｐ型のシ
リコン基板１１表面に素子分離用の、例えば４００ｎｍ
の膜厚のＬＯＣＯＳ酸化膜１２を周知の選択酸化技術を
用いて形成する。次に、熱酸化を行って、例えば膜厚１
６ｎｍのゲート酸化膜１３を形成する。その後、全面に
リンドープのポリシリコン膜を膜厚３００ｎｍ程度にな
るように堆積させ、このポリシリコン膜をパターニング
して、図１（Ａ）に示すように、メモリセル形成領域及
び周辺回路形成領域の所定位置にゲートポリシリコン電
極１４を形成する。
リコン基板１１表面に素子分離用の、例えば４００ｎｍ
の膜厚のＬＯＣＯＳ酸化膜１２を周知の選択酸化技術を
用いて形成する。次に、熱酸化を行って、例えば膜厚１
６ｎｍのゲート酸化膜１３を形成する。その後、全面に
リンドープのポリシリコン膜を膜厚３００ｎｍ程度にな
るように堆積させ、このポリシリコン膜をパターニング
して、図１（Ａ）に示すように、メモリセル形成領域及
び周辺回路形成領域の所定位置にゲートポリシリコン電
極１４を形成する。
【００２２】次に、図１（Ｂ）に示すように、ＬＯＣＯ
Ｓ酸化膜１２及びゲートポリシリコン電極１４をマスク
として、リン（Ｐ）を３０ｋｅＶで３Ｅ１３ｃｍ-2のド
ーズ量となるようにイオン注入して、ＬＤＤ用低濃度不
純物層１５を形成する。
Ｓ酸化膜１２及びゲートポリシリコン電極１４をマスク
として、リン（Ｐ）を３０ｋｅＶで３Ｅ１３ｃｍ-2のド
ーズ量となるようにイオン注入して、ＬＤＤ用低濃度不
純物層１５を形成する。
【００２３】その後、ゲートポリシリコン電極１４の表
面に、図１（Ｃ）に示すように、酸化膜１６を膜厚１０
ｎｍ程度となるような酸化処理によって形成する。さら
に、基板表面に膜厚３００ｎｍ程度のポリシリコン膜１
７をＣＶＤ法により堆積させ、続いてエッチバックを行
って、図１（Ｃ）に示すように、ゲートポリシリコン電
極１４の側壁にポリシリコンサイドウォール１７Ａを形
成する。この時点で、メモリセル形成領域及び周辺回路
形成領域にポリシリコンサイドウォール１７Ａを備えた
ゲートポリシリコン電極１４が作成される。
面に、図１（Ｃ）に示すように、酸化膜１６を膜厚１０
ｎｍ程度となるような酸化処理によって形成する。さら
に、基板表面に膜厚３００ｎｍ程度のポリシリコン膜１
７をＣＶＤ法により堆積させ、続いてエッチバックを行
って、図１（Ｃ）に示すように、ゲートポリシリコン電
極１４の側壁にポリシリコンサイドウォール１７Ａを形
成する。この時点で、メモリセル形成領域及び周辺回路
形成領域にポリシリコンサイドウォール１７Ａを備えた
ゲートポリシリコン電極１４が作成される。
【００２４】次に、両領域共にサイドウォール１７を備
えた状態でヒ素（Ａｓ）を５０ｋｅＶで５Ｅ１５ｃｍ-2
のドーズ量となるように、イオン注入を行ってソース１
８Ｓ，ドレイン１８Ｄを形成する。このイオン注入にお
いては、ＬＯＣＯＳ酸化膜１２，ポリシリコンサイドウ
ォール１７Ａ及びゲートポリシリコン電極１４が注入マ
スクとなる。
えた状態でヒ素（Ａｓ）を５０ｋｅＶで５Ｅ１５ｃｍ-2
のドーズ量となるように、イオン注入を行ってソース１
８Ｓ，ドレイン１８Ｄを形成する。このイオン注入にお
いては、ＬＯＣＯＳ酸化膜１２，ポリシリコンサイドウ
ォール１７Ａ及びゲートポリシリコン電極１４が注入マ
スクとなる。
【００２５】次に、メモリセル形成領域のみを覆うレジ
ストマスク（図示省略）をパターニングした後、ＳｉＯ
2と選択比がとれる条件でポリシリコンサイドウォール
１７Ａのみをエッチングして除去する（図１（Ｄ））。
ストマスク（図示省略）をパターニングした後、ＳｉＯ
2と選択比がとれる条件でポリシリコンサイドウォール
１７Ａのみをエッチングして除去する（図１（Ｄ））。
【００２６】このようにして、本実施例の半導体装置が
完成する。本実施例の半導体装置は、メモリセル形成領
域のみのＭＯＳトランジスタのゲートに、不純物がドー
プされたポリシリコンサイドウォール１７Ａが形成され
る。このポリシリコンサイドウォール１７Ａは空乏化し
ないため、ソース・ドレインとゲートポリシリコン電極
１４との間に容量が付き、ソフトエラー耐性を向上する
ことが可能となる。一方、周辺回路形成領域のＭＯＳト
ランジスタのゲート側壁のポリシリコンサイドウォール
１７Ａは除去されるため、ソース・ドレインとゲートポ
リシリコン電極１４との間には容量が付きにくくなり、
高速化に有利な構造となる。また、両領域ともにＬＤＤ
構造が形成できるため、ホットキャリア耐性を高めるこ
とが可能となる。
完成する。本実施例の半導体装置は、メモリセル形成領
域のみのＭＯＳトランジスタのゲートに、不純物がドー
プされたポリシリコンサイドウォール１７Ａが形成され
る。このポリシリコンサイドウォール１７Ａは空乏化し
ないため、ソース・ドレインとゲートポリシリコン電極
１４との間に容量が付き、ソフトエラー耐性を向上する
ことが可能となる。一方、周辺回路形成領域のＭＯＳト
ランジスタのゲート側壁のポリシリコンサイドウォール
１７Ａは除去されるため、ソース・ドレインとゲートポ
リシリコン電極１４との間には容量が付きにくくなり、
高速化に有利な構造となる。また、両領域ともにＬＤＤ
構造が形成できるため、ホットキャリア耐性を高めるこ
とが可能となる。
【００２７】以上、実施例について説明したが、この発
明はこれに限定されるものではなく、構成の要旨に付随
する各種の設計変更が可能である。
明はこれに限定されるものではなく、構成の要旨に付随
する各種の設計変更が可能である。
【００２８】例えば、上記実施例では、メモリセル形成
領域と周辺回路形成領域との両領域のゲートポリシリコ
ン電極１４の側壁にポリシリコンサイドウォール１７Ａ
を形成した後、イオン注入を行ったが、両領域にポリシ
リコンサイドウォール１７Ａを形成した後、メモリセル
形成領域のみにイオン注入を行っても勿論よい。
領域と周辺回路形成領域との両領域のゲートポリシリコ
ン電極１４の側壁にポリシリコンサイドウォール１７Ａ
を形成した後、イオン注入を行ったが、両領域にポリシ
リコンサイドウォール１７Ａを形成した後、メモリセル
形成領域のみにイオン注入を行っても勿論よい。
【００２９】また、上記実施例においては、ゲートをポ
リシリコンで形成したが、ポリサイドやメタル等で形成
してもよい。
リシリコンで形成したが、ポリサイドやメタル等で形成
してもよい。
【００３０】
【発明の効果】以上の説明から明らかなように、この発
明によれば、メモリセル部でのソフトエラー耐性を向上
し、かつ周辺回路部での高速化を達成する効果がある。
また、ＬＤＤ構造を形成することにより、同時にホット
キャリア耐性を改善する効果を奏する。このため、信頼
性の高い半導体メモリを実現する効果がある。
明によれば、メモリセル部でのソフトエラー耐性を向上
し、かつ周辺回路部での高速化を達成する効果がある。
また、ＬＤＤ構造を形成することにより、同時にホット
キャリア耐性を改善する効果を奏する。このため、信頼
性の高い半導体メモリを実現する効果がある。
【図１】（Ａ）〜（Ｄ）は本発明の実施例を示す工程断
面図。
面図。
【図２】（Ａ）〜（Ｄ）は従来例の工程断面図。
１１…シリコン基板（半導体基板） １４…ゲートポリシリコン電極（ゲート） １５…ＬＤＤ用低濃度不純物層 １７Ａ…ポリシリコンサイドウォール １８Ｓ…ソース １８Ｄ…ドレイン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8244 27/11 29/78 21/336 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (2)
- 【請求項１】 半導体基板にメモリセル形成領域と該メ
モリセル形成領域以外の周辺回路形成領域とが形成さ
れ、前記両領域のそれぞれにＭＯＳトランジスタが形成
された半導体装置において、 前記両領域のうちメモリセル形成領域のみのＭＯＳトラ
ンジスタのゲート側壁に、不純物をドーピングしたポリ
シリコンサイドウォールを形成したことを特徴とする半
導体装置。 - 【請求項２】 半導体基板のメモリセル形成領域と該メ
モリセル形成領域以外の周辺回路形成領域とにゲートを
パターニングする工程と、 前記ゲートをマスクとしてイオン注入を行い前記半導体
基板にＬＤＤ用低濃度不純物層を形成する工程と、 前記メモリセル形成領域及び周辺回路形成領域に形成さ
れたゲートの側壁にポリシリコンサイドウォールを形成
する工程と、 前記ゲート及びポリシリコンサイドウォールをマスクと
してイオン注入を行いソース・ドレインを形成する工程
と、 前記周辺回路形成領域のポリシリコンサイドウォールを
除去する工程と、を備えたことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010454A JPH07221275A (ja) | 1994-02-01 | 1994-02-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010454A JPH07221275A (ja) | 1994-02-01 | 1994-02-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221275A true JPH07221275A (ja) | 1995-08-18 |
Family
ID=11750597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6010454A Pending JPH07221275A (ja) | 1994-02-01 | 1994-02-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221275A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006463A (ko) * | 1996-06-25 | 1998-03-30 | 김주용 | 모스 트랜지스터 및 그 제조방법 |
| JP2003031684A (ja) * | 2001-07-11 | 2003-01-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2010161361A (ja) * | 2008-12-22 | 2010-07-22 | Numonyx Bv | 同一ウェハ上に様々なトランジスタを集積するための方法および装置 |
-
1994
- 1994-02-01 JP JP6010454A patent/JPH07221275A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006463A (ko) * | 1996-06-25 | 1998-03-30 | 김주용 | 모스 트랜지스터 및 그 제조방법 |
| JP2003031684A (ja) * | 2001-07-11 | 2003-01-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2010161361A (ja) * | 2008-12-22 | 2010-07-22 | Numonyx Bv | 同一ウェハ上に様々なトランジスタを集積するための方法および装置 |
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