JPH07221304A - Ｍｏｓデバイス及びその製造方法 - Google Patents
Ｍｏｓデバイス及びその製造方法Info
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- JPH07221304A JPH07221304A JP6013818A JP1381894A JPH07221304A JP H07221304 A JPH07221304 A JP H07221304A JP 6013818 A JP6013818 A JP 6013818A JP 1381894 A JP1381894 A JP 1381894A JP H07221304 A JPH07221304 A JP H07221304A
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- oxide film
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- silicon
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
- H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 （１００）面のシリコン基板を用いたＭＯＳ
デバイスにおいてシリコン表面の平坦化が可能であり、
キャリアの移動度の向上や固有雑音の低減を図ることが
できるＭＯＳデバイス及びその製造方法を提供すること
にある。 【構成】 （１００）面のシリコン基板１の表面には、
所定の間隔Ｗを隔ててＬＯＣＯＳ酸化膜２が形成されて
いる。ＬＯＣＯＳ酸化膜２の無いシリコン基板１の露出
部は、ソース領域３とドレイン領域４との間に挟まれた
チャネル領域が形成されている。このチャネル領域に
は、（１１１）面を側面としたＶ字型の溝５がキャリア
移動方向に延設されている。この溝５は等間隔にて４つ
形成され、この４つの溝５によりチャネル領域はその断
面が鋸刃状となっている。Ｖ字型の溝５の側面はふっ化
アンモニウム溶液によるエッチングにより平坦化されて
いる。
デバイスにおいてシリコン表面の平坦化が可能であり、
キャリアの移動度の向上や固有雑音の低減を図ることが
できるＭＯＳデバイス及びその製造方法を提供すること
にある。 【構成】 （１００）面のシリコン基板１の表面には、
所定の間隔Ｗを隔ててＬＯＣＯＳ酸化膜２が形成されて
いる。ＬＯＣＯＳ酸化膜２の無いシリコン基板１の露出
部は、ソース領域３とドレイン領域４との間に挟まれた
チャネル領域が形成されている。このチャネル領域に
は、（１１１）面を側面としたＶ字型の溝５がキャリア
移動方向に延設されている。この溝５は等間隔にて４つ
形成され、この４つの溝５によりチャネル領域はその断
面が鋸刃状となっている。Ｖ字型の溝５の側面はふっ化
アンモニウム溶液によるエッチングにより平坦化されて
いる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ構造を有するＭＯ
Ｓデバイス及びその製造方法に関する。
Ｓデバイス及びその製造方法に関する。
【０００２】
【従来の技術】超ＬＳＩに用いられるＭＯＳ（ｍｅｔａ
ｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイ
スにおいては、基板として通常、（１００）面のシリコ
ン基板が使用されている。これは、通常のＭＯＳデバイ
ス製造プロセスでは、酸化膜／半導体界面の欠陥である
界面準位が（１００）面のシリコン基板で最少となるた
めである。一方、素子の微細化にともない界面の微妙な
凹凸であるマイクロラフネスが最近問題となってきてい
る。マイクロラフネスとは基板面と異なる面が表面に数
原子層出現し、階段状のステップを形成したりピラミッ
ド状の突起を形成したりするものである。マイクロラフ
ネスはＭＯＳＦＥＴのゲート部界面近傍を移動するキャ
リアを散乱し、移動度低下、固有雑音発生の原因とな
る。これらの点から界面マイクロラフネスの低減すなわ
ち界面の平坦化が急務である。そして、酸化膜／シリコ
ン界面の平坦化には酸化膜形成前のシリコン基板におけ
る表面の平坦化が必須である。
ｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイ
スにおいては、基板として通常、（１００）面のシリコ
ン基板が使用されている。これは、通常のＭＯＳデバイ
ス製造プロセスでは、酸化膜／半導体界面の欠陥である
界面準位が（１００）面のシリコン基板で最少となるた
めである。一方、素子の微細化にともない界面の微妙な
凹凸であるマイクロラフネスが最近問題となってきてい
る。マイクロラフネスとは基板面と異なる面が表面に数
原子層出現し、階段状のステップを形成したりピラミッ
ド状の突起を形成したりするものである。マイクロラフ
ネスはＭＯＳＦＥＴのゲート部界面近傍を移動するキャ
リアを散乱し、移動度低下、固有雑音発生の原因とな
る。これらの点から界面マイクロラフネスの低減すなわ
ち界面の平坦化が急務である。そして、酸化膜／シリコ
ン界面の平坦化には酸化膜形成前のシリコン基板におけ
る表面の平坦化が必須である。
【０００３】
【発明が解決しようとする課題】しかし、シリコン基板
の表面の平坦化は（１１１）面については薬液処理によ
って可能であるが、（１００）面についてはその手法が
確立されていないのが現状である。つまり、シリコン表
面の平坦化はふっ化アンモニウム溶液によるエッチング
の異方性を利用する（参考文献：Ａｐｐｌ．Ｐｈｙｓ．
Ｌｅｔｔ．５６（７），６５６，１９９０）。シリコン
の（１１１）面は（１００）面に比べて原子の面密度が
高いためエッチングの進行が遅い。このためシリコンの
（１１１）面上のマイクロラフネス部では基板と異なる
面が速くエッチングされ、基板面である（１１１）面が
残り、表面の平坦化が達成される。しかしながら、この
方法ではシリコンの（１００）面の平坦化は原理的に難
しい。
の表面の平坦化は（１１１）面については薬液処理によ
って可能であるが、（１００）面についてはその手法が
確立されていないのが現状である。つまり、シリコン表
面の平坦化はふっ化アンモニウム溶液によるエッチング
の異方性を利用する（参考文献：Ａｐｐｌ．Ｐｈｙｓ．
Ｌｅｔｔ．５６（７），６５６，１９９０）。シリコン
の（１１１）面は（１００）面に比べて原子の面密度が
高いためエッチングの進行が遅い。このためシリコンの
（１１１）面上のマイクロラフネス部では基板と異なる
面が速くエッチングされ、基板面である（１１１）面が
残り、表面の平坦化が達成される。しかしながら、この
方法ではシリコンの（１００）面の平坦化は原理的に難
しい。
【０００４】このように、シリコンの表面の平坦化は
（１１１）面についてのみ確立されているが、この手法
は現状一般的に基板として使われる（１００）面のシリ
コン基板へは応用できない。
（１１１）面についてのみ確立されているが、この手法
は現状一般的に基板として使われる（１００）面のシリ
コン基板へは応用できない。
【０００５】そこで、この発明の目的は、（１００）面
のシリコン基板を用いたＭＯＳデバイスにおいてシリコ
ン表面の平坦化が可能であり、キャリアの移動度の向上
や固有雑音の低減を図ることができるＭＯＳデバイス及
びその製造方法を提供することにある。
のシリコン基板を用いたＭＯＳデバイスにおいてシリコ
ン表面の平坦化が可能であり、キャリアの移動度の向上
や固有雑音の低減を図ることができるＭＯＳデバイス及
びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、（１００）面のシリコン基板の表面にゲート酸化膜
を配置するとともにその上にゲート電極を配置し、か
つ、ゲート電極の下方のシリコン基板をチャネル領域と
したＭＯＳデバイスであって、前記シリコン基板のチャ
ネル領域に、（１１１）面を側面としたＶ字型の溝をキ
ャリア移動方向に延設したＭＯＳデバイスをその要旨と
する。
は、（１００）面のシリコン基板の表面にゲート酸化膜
を配置するとともにその上にゲート電極を配置し、か
つ、ゲート電極の下方のシリコン基板をチャネル領域と
したＭＯＳデバイスであって、前記シリコン基板のチャ
ネル領域に、（１１１）面を側面としたＶ字型の溝をキ
ャリア移動方向に延設したＭＯＳデバイスをその要旨と
する。
【０００７】請求項２に記載の発明は、（１００）面の
シリコン基板におけるチャネル形成領域に、キャリア移
動方向に延びる帯状のマスク材を形成する第１工程と、
前記マスク材にて前記シリコン基板をマスクした状態で
異方性エッチング液により前記シリコン基板をエッチン
グして前記シリコン基板のチャネル形成領域に、（１１
１）面を側面としたＶ字型の溝をキャリア移動方向に延
設する第２工程と、前記マスク材を除去した後、平坦化
処理により前記溝の側面を平坦化する第３工程と、チャ
ネル形成領域にゲート酸化膜を配置するとともにその上
にゲート電極を配置する第４工程とを備えたＭＯＳデバ
イスの製造方法をその要旨とする。
シリコン基板におけるチャネル形成領域に、キャリア移
動方向に延びる帯状のマスク材を形成する第１工程と、
前記マスク材にて前記シリコン基板をマスクした状態で
異方性エッチング液により前記シリコン基板をエッチン
グして前記シリコン基板のチャネル形成領域に、（１１
１）面を側面としたＶ字型の溝をキャリア移動方向に延
設する第２工程と、前記マスク材を除去した後、平坦化
処理により前記溝の側面を平坦化する第３工程と、チャ
ネル形成領域にゲート酸化膜を配置するとともにその上
にゲート電極を配置する第４工程とを備えたＭＯＳデバ
イスの製造方法をその要旨とする。
【０００８】請求項３に記載の発明は、請求項２に記載
の発明における平坦化処理を、ふっ化アンモニウム溶液
によるエッチングとしたＭＯＳデバイスの製造方法をそ
の要旨とする。
の発明における平坦化処理を、ふっ化アンモニウム溶液
によるエッチングとしたＭＯＳデバイスの製造方法をそ
の要旨とする。
【０００９】
【作用】請求項１に記載の発明は、シリコン基板のチャ
ネル領域に、（１１１）面を側面としたＶ字型の溝がキ
ャリア移動方向に延設される。この溝は（１１１）面を
側面としているので、ふっ化アンモニウム溶液を用いた
エッチング等の平坦化処理により平坦化できる。よっ
て、チャネル領域を流れるキャリアは表面マイクロラフ
ネスによる散乱を受けない。
ネル領域に、（１１１）面を側面としたＶ字型の溝がキ
ャリア移動方向に延設される。この溝は（１１１）面を
側面としているので、ふっ化アンモニウム溶液を用いた
エッチング等の平坦化処理により平坦化できる。よっ
て、チャネル領域を流れるキャリアは表面マイクロラフ
ネスによる散乱を受けない。
【００１０】請求項２に記載の発明は、第１工程により
（１００）面のシリコン基板におけるチャネル形成領域
に、キャリア移動方向に延びる帯状のマスク材が形成さ
れ、第２工程によりマスク材にてシリコン基板をマスク
した状態で異方性エッチング液によりシリコン基板がエ
ッチングされてシリコン基板のチャネル形成領域に、
（１１１）面を側面としたＶ字型の溝がキャリア移動方
向に延設される。さらに、第３工程によりマスク材が除
去された後、平坦化処理により溝の側面が平坦化され、
第４工程によりチャネル形成領域にゲート酸化膜が配置
されるとともにその上にゲート電極が配置される。その
結果、請求項１に記載のＭＯＳデバイスが製造される。
（１００）面のシリコン基板におけるチャネル形成領域
に、キャリア移動方向に延びる帯状のマスク材が形成さ
れ、第２工程によりマスク材にてシリコン基板をマスク
した状態で異方性エッチング液によりシリコン基板がエ
ッチングされてシリコン基板のチャネル形成領域に、
（１１１）面を側面としたＶ字型の溝がキャリア移動方
向に延設される。さらに、第３工程によりマスク材が除
去された後、平坦化処理により溝の側面が平坦化され、
第４工程によりチャネル形成領域にゲート酸化膜が配置
されるとともにその上にゲート電極が配置される。その
結果、請求項１に記載のＭＯＳデバイスが製造される。
【００１１】請求項３に記載の発明は、請求項２に記載
の発明の作用に加え、平坦化処理としてふっ化アンモニ
ウム溶液によるエッチングが行われる。
の発明の作用に加え、平坦化処理としてふっ化アンモニ
ウム溶液によるエッチングが行われる。
【００１２】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図１は本実施例のＭＯＳＦＥＴのゲ
ート部分の斜視図である。
に従って説明する。図１は本実施例のＭＯＳＦＥＴのゲ
ート部分の斜視図である。
【００１３】（１００）面のシリコン基板１の表面に
は、所定の間隔Ｗを隔ててＬＯＣＯＳ酸化膜２が形成さ
れている。ＬＯＣＯＳ酸化膜２の無いシリコン基板１の
露出部には、ソース領域３とドレイン領域４との間に挟
まれたチャネル領域が形成されている。このチャネル領
域はシリコン基板１の（１１０）方向に延設されてい
る。又、このチャネル領域に、（１１１）面を側面とし
たＶ字型の溝５がキャリア移動方向に延設されている。
この溝５は等間隔にて４つ形成され、この４つの溝５に
よりチャネル領域はその断面が鋸刃状となっている。
又、Ｖ字型の溝５の側面はふっ化アンモニウム溶液によ
るエッチングにより平坦化されている。
は、所定の間隔Ｗを隔ててＬＯＣＯＳ酸化膜２が形成さ
れている。ＬＯＣＯＳ酸化膜２の無いシリコン基板１の
露出部には、ソース領域３とドレイン領域４との間に挟
まれたチャネル領域が形成されている。このチャネル領
域はシリコン基板１の（１１０）方向に延設されてい
る。又、このチャネル領域に、（１１１）面を側面とし
たＶ字型の溝５がキャリア移動方向に延設されている。
この溝５は等間隔にて４つ形成され、この４つの溝５に
よりチャネル領域はその断面が鋸刃状となっている。
又、Ｖ字型の溝５の側面はふっ化アンモニウム溶液によ
るエッチングにより平坦化されている。
【００１４】シリコン基板１の表面におけるチャネル領
域上にはゲート酸化膜としてのシリコン酸化膜６が形成
されるとともに、そのシリコン酸化膜６上にゲート電極
７が配置されている。
域上にはゲート酸化膜としてのシリコン酸化膜６が形成
されるとともに、そのシリコン酸化膜６上にゲート電極
７が配置されている。
【００１５】次に、このＭＯＳＦＥＴの製造方法を説明
する。図２に示すように、（１００）面のシリコン基板
１の表面に、所定の間隔Ｗを隔ててＬＯＣＯＳ酸化膜２
を形成する。そして、ＬＯＣＯＳ酸化膜２の無いシリコ
ン基板１の露出部（チャネル形成領域）に、薄いシリコ
ン酸化膜を形成するとともに、この酸化膜をパターニン
グし、図２のようなキャリア移動方向に延びる帯状のシ
リコン酸化膜８（マスク材）を形成する。
する。図２に示すように、（１００）面のシリコン基板
１の表面に、所定の間隔Ｗを隔ててＬＯＣＯＳ酸化膜２
を形成する。そして、ＬＯＣＯＳ酸化膜２の無いシリコ
ン基板１の露出部（チャネル形成領域）に、薄いシリコ
ン酸化膜を形成するとともに、この酸化膜をパターニン
グし、図２のようなキャリア移動方向に延びる帯状のシ
リコン酸化膜８（マスク材）を形成する。
【００１６】このように、ゲート酸化工程直前に帯状の
シリコン酸化膜８（マスク材）を形成する。引き続き、
図３に示すように、シリコン基板１を水酸化カリウム
（ＫＯＨ）、水酸化テトラメチルアンモニウム水溶液
（ＴＭＡＨ：（ＣＨ3) 4ＮＯＨ）のような異方性エッチ
ング液を用いてエッチングする。このとき、シリコンの
（１００）面はエッチングの進行が速いが、（１１１）
面では進行が遅いため、図３のように側面を（１１１）
面としたＶ字状の溝５が形成される。この際、例えば、
チャネル幅（ゲート幅）Ｗを１０μｍ、溝５の本数を４
本、シリコン酸化膜８（マスク材）の幅を０．５μｍと
した場合、溝５の側面と基板表面のなす角が５５°であ
るので、幾何学的な考察より溝深さは３．１８μｍとな
る。さらに、エッチング溶液としてＴＭＡＨを用いた場
合、濃度２２ｗｔ％、温度９０℃で（１００）面のエッ
チングレートは０．５μｍ／ｍｉｎ．であるため、完全
にＶ字型の溝５を形成するには６．３６分必要である。
しかし、このときＶ字型の溝５の先端が鋭角になると電
界集中により酸化膜の信頼性が低下することが懸念され
るため、エッチングを途中でストップし、底部の（１０
０）面が多少残るようエッチング時間を短めに調整す
る。
シリコン酸化膜８（マスク材）を形成する。引き続き、
図３に示すように、シリコン基板１を水酸化カリウム
（ＫＯＨ）、水酸化テトラメチルアンモニウム水溶液
（ＴＭＡＨ：（ＣＨ3) 4ＮＯＨ）のような異方性エッチ
ング液を用いてエッチングする。このとき、シリコンの
（１００）面はエッチングの進行が速いが、（１１１）
面では進行が遅いため、図３のように側面を（１１１）
面としたＶ字状の溝５が形成される。この際、例えば、
チャネル幅（ゲート幅）Ｗを１０μｍ、溝５の本数を４
本、シリコン酸化膜８（マスク材）の幅を０．５μｍと
した場合、溝５の側面と基板表面のなす角が５５°であ
るので、幾何学的な考察より溝深さは３．１８μｍとな
る。さらに、エッチング溶液としてＴＭＡＨを用いた場
合、濃度２２ｗｔ％、温度９０℃で（１００）面のエッ
チングレートは０．５μｍ／ｍｉｎ．であるため、完全
にＶ字型の溝５を形成するには６．３６分必要である。
しかし、このときＶ字型の溝５の先端が鋭角になると電
界集中により酸化膜の信頼性が低下することが懸念され
るため、エッチングを途中でストップし、底部の（１０
０）面が多少残るようエッチング時間を短めに調整す
る。
【００１７】続いて、図４に示すように、希ふっ酸溶液
によりシリコン酸化膜８（マスク材）をエッチング除去
した後、ふっ化アンモニウム溶液（ＮＨ4 Ｆ）によるエ
ッチングにより溝５の側面の（１１１）面を平坦化す
る。これにより、原子オーダで平坦なシリコン表面が得
られる。
によりシリコン酸化膜８（マスク材）をエッチング除去
した後、ふっ化アンモニウム溶液（ＮＨ4 Ｆ）によるエ
ッチングにより溝５の側面の（１１１）面を平坦化す
る。これにより、原子オーダで平坦なシリコン表面が得
られる。
【００１８】その後、図５に示すように、熱酸化または
ＣＶＤによりシリコン基板１の表面におけるチャネル形
成領域上にゲート酸化膜としてのシリコン酸化膜６を形
成する。さらに、図１に示すように、シリコン酸化膜６
上にゲート電極７を配置する。さらに、ソース領域３お
よびドレイン領域４を形成する。このように、一連のＬ
ＳＩ製造プロセスによりＭＯＳＦＥＴが作製される。
ＣＶＤによりシリコン基板１の表面におけるチャネル形
成領域上にゲート酸化膜としてのシリコン酸化膜６を形
成する。さらに、図１に示すように、シリコン酸化膜６
上にゲート電極７を配置する。さらに、ソース領域３お
よびドレイン領域４を形成する。このように、一連のＬ
ＳＩ製造プロセスによりＭＯＳＦＥＴが作製される。
【００１９】このように製造されたＭＯＳＦＥＴにおい
ては、ゲート電極７の直下部分でのシリコン基板１の表
面は、（１１１）面であり、かつ、平坦化されている。
キャリアはＶ字型の溝５に沿って移動する。従って、マ
イクロラフネスによるキャリアの散乱を受けないため、
移動度が向上するとともに固有雑音が低減する。
ては、ゲート電極７の直下部分でのシリコン基板１の表
面は、（１１１）面であり、かつ、平坦化されている。
キャリアはＶ字型の溝５に沿って移動する。従って、マ
イクロラフネスによるキャリアの散乱を受けないため、
移動度が向上するとともに固有雑音が低減する。
【００２０】又、溝５の側面である（１１１）面は、シ
リコン基板１の表面の（１００）面に対して５５°の角
度をとる。従って、チャネル幅（ゲート幅）Ｗを一定値
に固定した場合には、溝５がない場合に比べて１．７３
倍（＝１／ｃｏｓ５５°）表面積が増大する。その結
果、ＭＯＳＦＥＴの固有雑音はゲート面積に反比例する
ため、固有雑音は更に低減する。さらに、電流量は実効
チャネル幅（実効ゲート幅）に比例するために電流量も
増大し電流駆動能力も向上する。
リコン基板１の表面の（１００）面に対して５５°の角
度をとる。従って、チャネル幅（ゲート幅）Ｗを一定値
に固定した場合には、溝５がない場合に比べて１．７３
倍（＝１／ｃｏｓ５５°）表面積が増大する。その結
果、ＭＯＳＦＥＴの固有雑音はゲート面積に反比例する
ため、固有雑音は更に低減する。さらに、電流量は実効
チャネル幅（実効ゲート幅）に比例するために電流量も
増大し電流駆動能力も向上する。
【００２１】さらには、実効的なチャネル幅（ゲート
幅）を変更しない場合には、Ｗは１／１．７３に縮小さ
れるため回路内でのチャネル領域の占有面積は１／１．
７３に減少し回路設計の自由度が増大する。これは素子
特性を維持したまま素子を微細化したのと同等の効果で
あり微細化の効果もあるといえる。
幅）を変更しない場合には、Ｗは１／１．７３に縮小さ
れるため回路内でのチャネル領域の占有面積は１／１．
７３に減少し回路設計の自由度が増大する。これは素子
特性を維持したまま素子を微細化したのと同等の効果で
あり微細化の効果もあるといえる。
【００２２】このように本実施例では、（１００）面の
シリコン基板１におけるチャネル形成領域に、キャリア
移動方向に延びる帯状のシリコン酸化膜８（マスク材）
を形成し（第１工程）、シリコン酸化膜８にてシリコン
基板１をマスクした状態で異方性エッチング液によりシ
リコン基板１をエッチングしてシリコン基板１のチャネ
ル形成領域に、（１１１）面を側面としたＶ字型の溝５
をキャリア移動方向に延設し（第２工程）、シリコン酸
化膜８を除去した後、ふっ化アンモニウム溶液を用いた
エッチングによる平坦化処理により溝５の側面を平坦化
し（第３工程）、チャネル形成領域にシリコン酸化膜６
（ゲート酸化膜）を配置するとともにその上にゲート電
極７を配置した（第４工程）。その結果、（１００）面
のシリコン基板１の表面にシリコン酸化膜６を配置する
とともにその上にゲート電極７を配置し、かつ、ゲート
電極７の下方のシリコン基板１をチャネル領域としたＭ
ＯＳＦＥＴであって、シリコン基板１のチャネル領域
に、（１１１）面を側面としたＶ字型の溝５をキャリア
移動方向に延設したＭＯＳＦＥＴが容易に製造される。
シリコン基板１におけるチャネル形成領域に、キャリア
移動方向に延びる帯状のシリコン酸化膜８（マスク材）
を形成し（第１工程）、シリコン酸化膜８にてシリコン
基板１をマスクした状態で異方性エッチング液によりシ
リコン基板１をエッチングしてシリコン基板１のチャネ
ル形成領域に、（１１１）面を側面としたＶ字型の溝５
をキャリア移動方向に延設し（第２工程）、シリコン酸
化膜８を除去した後、ふっ化アンモニウム溶液を用いた
エッチングによる平坦化処理により溝５の側面を平坦化
し（第３工程）、チャネル形成領域にシリコン酸化膜６
（ゲート酸化膜）を配置するとともにその上にゲート電
極７を配置した（第４工程）。その結果、（１００）面
のシリコン基板１の表面にシリコン酸化膜６を配置する
とともにその上にゲート電極７を配置し、かつ、ゲート
電極７の下方のシリコン基板１をチャネル領域としたＭ
ＯＳＦＥＴであって、シリコン基板１のチャネル領域
に、（１１１）面を側面としたＶ字型の溝５をキャリア
移動方向に延設したＭＯＳＦＥＴが容易に製造される。
【００２３】このＭＯＳＦＥＴにおいては、シリコン基
板１のチャネル領域に、（１１１）面を側面としたＶ字
型の溝５をキャリア移動方向に延設し、ゲート酸化膜／
シリコン界面の平坦化によりチャネル領域を流れるキャ
リアは表面マイクロラフネスによる散乱を受けないため
ドレイン電流に発生する固有雑音の発生が抑制されると
ともにキャリアの移動度が向上する。又、溝５が無い場
合に比べ実効チャネル幅（実効ゲート幅）が増大して電
流駆動能力の増大するとともに、実効チャネル幅（実効
ゲート幅）を固定値とした場合には素子寸法の縮小によ
る回路設計自由度の増大が可能となる。
板１のチャネル領域に、（１１１）面を側面としたＶ字
型の溝５をキャリア移動方向に延設し、ゲート酸化膜／
シリコン界面の平坦化によりチャネル領域を流れるキャ
リアは表面マイクロラフネスによる散乱を受けないため
ドレイン電流に発生する固有雑音の発生が抑制されると
ともにキャリアの移動度が向上する。又、溝５が無い場
合に比べ実効チャネル幅（実効ゲート幅）が増大して電
流駆動能力の増大するとともに、実効チャネル幅（実効
ゲート幅）を固定値とした場合には素子寸法の縮小によ
る回路設計自由度の増大が可能となる。
【００２４】さらに、（１１１）面の平坦化処理を、ふ
っ化アンモニウム溶液を用いたエッチングにより行った
ので、確実に平坦化することができる。尚、この発明は
上記実施例に限定されるものではなく、例えば、マスク
材としてはシリコン酸化膜８の他にもレジストやシリコ
ン窒化膜でもよい。
っ化アンモニウム溶液を用いたエッチングにより行った
ので、確実に平坦化することができる。尚、この発明は
上記実施例に限定されるものではなく、例えば、マスク
材としてはシリコン酸化膜８の他にもレジストやシリコ
ン窒化膜でもよい。
【００２５】又、（１１１）面の平坦化処理はふっ化ア
ンモニウム溶液を用いたエッチングによる処理以外に
も、アルカリ異方性エッチング液等の他の液を用いた処
理であってもよい。
ンモニウム溶液を用いたエッチングによる処理以外に
も、アルカリ異方性エッチング液等の他の液を用いた処
理であってもよい。
【００２６】さらに、Ｖ字型の溝５は上記実施例では４
つ連続した状態（断面が鋸刃状）に形成したが、Ｖ字型
の溝５の個数は限定されず１〜３個あるいは５個以上で
あってもよく、又、Ｖ字型の溝５を複数設けた場合にお
いて連続した状態（断面が鋸刃状）でも非連続状態でも
よい。
つ連続した状態（断面が鋸刃状）に形成したが、Ｖ字型
の溝５の個数は限定されず１〜３個あるいは５個以上で
あってもよく、又、Ｖ字型の溝５を複数設けた場合にお
いて連続した状態（断面が鋸刃状）でも非連続状態でも
よい。
【００２７】
【発明の効果】以上詳述したように請求項１に記載の発
明によれば、（１００）面のシリコン基板を用いたＭＯ
Ｓデバイスにおいてシリコン表面の平坦化が可能であ
り、キャリアの移動度の向上や固有雑音の低減を図るこ
とができる。又、請求項２に記載の発明によれば、請求
項１に記載のデバイスを容易に製造することができる。
さらに、請求項３に記載の発明によれば、請求項２に記
載の発明の作用に加え、（１１１）面の平坦化処理を、
ふっ化アンモニウム溶液を用いたエッチングにより行っ
たので、確実に平坦化することができる。
明によれば、（１００）面のシリコン基板を用いたＭＯ
Ｓデバイスにおいてシリコン表面の平坦化が可能であ
り、キャリアの移動度の向上や固有雑音の低減を図るこ
とができる。又、請求項２に記載の発明によれば、請求
項１に記載のデバイスを容易に製造することができる。
さらに、請求項３に記載の発明によれば、請求項２に記
載の発明の作用に加え、（１１１）面の平坦化処理を、
ふっ化アンモニウム溶液を用いたエッチングにより行っ
たので、確実に平坦化することができる。
【図１】実施例のＭＯＳＦＥＴのゲート部分の斜視図で
ある。
ある。
【図２】ＭＯＳＦＥＴの製造工程を示す斜視図である。
【図３】ＭＯＳＦＥＴの製造工程を示す斜視図である。
【図４】ＭＯＳＦＥＴの製造工程を示す斜視図である。
【図５】ＭＯＳＦＥＴの製造工程を示す斜視図である。
１ シリコン基板 ５ Ｖ字型の溝 ６ ゲート酸化膜としてのシリコン酸化膜 ７ ゲート電極 ８ マスク材としてのシリコン酸化膜
Claims (3)
- 【請求項１】 （１００）面のシリコン基板の表面にゲ
ート酸化膜を配置するとともにその上にゲート電極を配
置し、かつ、ゲート電極の下方のシリコン基板をチャネ
ル領域としたＭＯＳデバイスであって、 前記シリコン基板のチャネル領域に、（１１１）面を側
面としたＶ字型の溝をキャリア移動方向に延設したこと
を特徴とするＭＯＳデバイス。 - 【請求項２】 （１００）面のシリコン基板におけるチ
ャネル形成領域に、キャリア移動方向に延びる帯状のマ
スク材を形成する第１工程と、 前記マスク材にて前記シリコン基板をマスクした状態で
異方性エッチング液により前記シリコン基板をエッチン
グして前記シリコン基板のチャネル形成領域に、（１１
１）面を側面としたＶ字型の溝をキャリア移動方向に延
設する第２工程と、 前記マスク材を除去した後、平坦化処理により前記溝の
側面を平坦化する第３工程と、 チャネル形成領域にゲート酸化膜を配置するとともにそ
の上にゲート電極を配置する第４工程とを備えたことを
特徴とするＭＯＳデバイスの製造方法。 - 【請求項３】 前記平坦化処理は、ふっ化アンモニウム
溶液によるエッチングである請求項２に記載のＭＯＳデ
バイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6013818A JPH07221304A (ja) | 1994-02-07 | 1994-02-07 | Ｍｏｓデバイス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6013818A JPH07221304A (ja) | 1994-02-07 | 1994-02-07 | Ｍｏｓデバイス及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221304A true JPH07221304A (ja) | 1995-08-18 |
Family
ID=11843869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6013818A Pending JPH07221304A (ja) | 1994-02-07 | 1994-02-07 | Ｍｏｓデバイス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221304A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100375291C (zh) * | 2002-04-04 | 2008-03-12 | 国际商业机器公司 | 电子芯片及其制造方法 |
| US7391068B2 (en) | 2005-06-23 | 2008-06-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2017220512A (ja) * | 2016-06-06 | 2017-12-14 | 国立研究開発法人物質・材料研究機構 | トリプルゲートｈ−ダイヤモンドｍｉｓｆｅｔ及びその製造方法 |
-
1994
- 1994-02-07 JP JP6013818A patent/JPH07221304A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100375291C (zh) * | 2002-04-04 | 2008-03-12 | 国际商业机器公司 | 电子芯片及其制造方法 |
| US7391068B2 (en) | 2005-06-23 | 2008-06-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2017220512A (ja) * | 2016-06-06 | 2017-12-14 | 国立研究開発法人物質・材料研究機構 | トリプルゲートｈ−ダイヤモンドｍｉｓｆｅｔ及びその製造方法 |
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