JPH0722155B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0722155B2 JPH0722155B2 JP21337285A JP21337285A JPH0722155B2 JP H0722155 B2 JPH0722155 B2 JP H0722155B2 JP 21337285 A JP21337285 A JP 21337285A JP 21337285 A JP21337285 A JP 21337285A JP H0722155 B2 JPH0722155 B2 JP H0722155B2
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- Japan
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- etching
- wiring
- silicate glass
- silicon nitride
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製法、特にエツチバツク法によ
る配線層上の絶縁層の平坦化方法に関する。
る配線層上の絶縁層の平坦化方法に関する。
〔発明の概要〕 本発明は、半導体装置における配線層上の絶縁層を平坦
化するための方法であつて、配線層を覆うようにシリケ
ートガラス層を形成した後、更にこの上に窒化シリコン
層とレジスト層を形成し、次にこれらのレジスト層、窒
化シリコン層及びシリケートガラス層をエツチングし
て、配線層上のシリケートガラス層の表面を平坦化する
ことにより、良好な平坦化状態が得られるようにしたも
のである。
化するための方法であつて、配線層を覆うようにシリケ
ートガラス層を形成した後、更にこの上に窒化シリコン
層とレジスト層を形成し、次にこれらのレジスト層、窒
化シリコン層及びシリケートガラス層をエツチングし
て、配線層上のシリケートガラス層の表面を平坦化する
ことにより、良好な平坦化状態が得られるようにしたも
のである。
多層配線構造に係る半導体装置を作製する場合、表面を
平坦化する技術が要求される。従来、この多層配線用の
平坦化技術として、例えば陽極酸化法、樹脂塗布法、ガ
ラスフロー法、エツチバツク法、リフトオフ法、バイア
スパツタ法等各種の方法が提案されている（「セミコン
ダクターワールド」プレスジヤーナル社、1984年10月号
参照）。この発明は特にエツチバツク法に関するもので
あり、従来のエツチバツク法によれば、配線の段差部の
厚さ以上に１種類の絶縁層を形成した後、この上にレジ
ストを塗布し、次にプラズマエツチング又はRIE（反応
性イオンエツチング）により表面層を一様に削り取つて
平坦な絶縁層を形成する。絶縁層の材料としては、例え
ばSiO2、PSG（リン・シリケート・ガラス）、プラズマS
iNが用いられている。
平坦化する技術が要求される。従来、この多層配線用の
平坦化技術として、例えば陽極酸化法、樹脂塗布法、ガ
ラスフロー法、エツチバツク法、リフトオフ法、バイア
スパツタ法等各種の方法が提案されている（「セミコン
ダクターワールド」プレスジヤーナル社、1984年10月号
参照）。この発明は特にエツチバツク法に関するもので
あり、従来のエツチバツク法によれば、配線の段差部の
厚さ以上に１種類の絶縁層を形成した後、この上にレジ
ストを塗布し、次にプラズマエツチング又はRIE（反応
性イオンエツチング）により表面層を一様に削り取つて
平坦な絶縁層を形成する。絶縁層の材料としては、例え
ばSiO2、PSG（リン・シリケート・ガラス）、プラズマS
iNが用いられている。
従来のエツチバツク法により、PSG（又はSiO2）より成
る絶縁層上にレジスト層を形成してエツチバツクする場
合、エツチング時間の経過とともにPSG層から分解した
酸素がレジスト層のエツチングを加速するため、平坦化
とは逆に凹凸化が進んで平坦面が得られない。特に、配
線の段差部近傍においてはエツチング速度が速いため、
異常エツチングによりこの部分に溝が生じる。このよう
な結果、段切れが生じ、配線の断線やシヨートが生じる
虞れもある。
る絶縁層上にレジスト層を形成してエツチバツクする場
合、エツチング時間の経過とともにPSG層から分解した
酸素がレジスト層のエツチングを加速するため、平坦化
とは逆に凹凸化が進んで平坦面が得られない。特に、配
線の段差部近傍においてはエツチング速度が速いため、
異常エツチングによりこの部分に溝が生じる。このよう
な結果、段切れが生じ、配線の断線やシヨートが生じる
虞れもある。
また、プラズマSiNより成る絶縁層上にレジスト層を形
成してエツチバツクする場合、SiNは、SiO2又はPSGと比
べて誘電率が大きいため、寄生容量が増加し、半導体装
置の高速化に問題が生じる。
成してエツチバツクする場合、SiNは、SiO2又はPSGと比
べて誘電率が大きいため、寄生容量が増加し、半導体装
置の高速化に問題が生じる。
本発明は、上記問題点を解決することができる平坦化方
法を提供するものである。
法を提供するものである。
本半導体装置の製造方法においては、基板（１）上に配
線（２）より成る段差部を覆うシリケートガラス層
（３）と窒化シリコン層（４）とレジスト層（５）を順
次形成する工程と、レジスト層（５）と窒化シリコン層
（４）をエツチングして窒化シリコン層（４）の表面を
平坦化する工程と、窒化シリコン層（４）とシリケート
ガラス層（３）をエツチングしてシリケートガラス層
（３）の表面を平坦化する工程を有する。
線（２）より成る段差部を覆うシリケートガラス層
（３）と窒化シリコン層（４）とレジスト層（５）を順
次形成する工程と、レジスト層（５）と窒化シリコン層
（４）をエツチングして窒化シリコン層（４）の表面を
平坦化する工程と、窒化シリコン層（４）とシリケート
ガラス層（３）をエツチングしてシリケートガラス層
（３）の表面を平坦化する工程を有する。
窒化シリコン層（４）の表面を平坦化させる最初の平坦
化工程では、レジスト層（５）と窒化シリコン層（４）
のエツチング速度を同一にする必要があるが、これはエ
ツチングガスの組成や反応圧力などのエツチング条件を
適当に調整することにより実現することができる。ま
た、シリケートガラス層（３）の表面を平坦化させる２
番目の平坦化工程の場合も同様にエツチング条件を適当
に調整して、窒化シリコン層（４）とシリケートガラス
層（３）のエツチング速度を同一にする。
化工程では、レジスト層（５）と窒化シリコン層（４）
のエツチング速度を同一にする必要があるが、これはエ
ツチングガスの組成や反応圧力などのエツチング条件を
適当に調整することにより実現することができる。ま
た、シリケートガラス層（３）の表面を平坦化させる２
番目の平坦化工程の場合も同様にエツチング条件を適当
に調整して、窒化シリコン層（４）とシリケートガラス
層（３）のエツチング速度を同一にする。
シリケートガラスとしては、PSG、AsSG（ヒ素シリケー
トガラス）、SiO2等を使用することができる。
トガラス）、SiO2等を使用することができる。
本発明によれば、レジスト層（５）の下に形成されてい
る絶縁層が窒化シリコン層（４）であるため、エツチバ
ツクの際、両層のエツチング速度を一定に制御すること
が可能になる。即ち、従来のようにレジスト層（５）の
下が酸素を含有する絶縁層（PSG層、SiO2層等）の場
合、層中の酸素がレジスト（５）のエツチング速度を変
えてしまうため、一定のエツチング速度が得られない
が、本発明によればこのような虞れはなくなる。従つ
て、異常エツチングが生じることなく、レジスト層
（５）上の平坦面と同じ平坦面を平坦化工程後において
も得ることができる。また、配線（２）上の絶縁層はシ
リケートガラス層（３）であるため、寄生容量が増加す
る虞れもなくなる。
る絶縁層が窒化シリコン層（４）であるため、エツチバ
ツクの際、両層のエツチング速度を一定に制御すること
が可能になる。即ち、従来のようにレジスト層（５）の
下が酸素を含有する絶縁層（PSG層、SiO2層等）の場
合、層中の酸素がレジスト（５）のエツチング速度を変
えてしまうため、一定のエツチング速度が得られない
が、本発明によればこのような虞れはなくなる。従つ
て、異常エツチングが生じることなく、レジスト層
（５）上の平坦面と同じ平坦面を平坦化工程後において
も得ることができる。また、配線（２）上の絶縁層はシ
リケートガラス層（３）であるため、寄生容量が増加す
る虞れもなくなる。
図面を参照して本発明の実施例を説明する。
先ずＡに示すように、Si基板（１）上にAl配線（２）を
形成した後、このAl配線（２）を覆つてAl配線（２）の
厚さよりも厚いPSG層（３）をCVD（温度は420℃）で形
成する。次に、このPSG層（３）上にプラズマSiN層
（４）をPSG層（３）の段差以上の厚さで形成する。な
お、この形成時、Al配線（２）が溶けて断線するのを防
ぐため、450℃以下の温度で形成する必要がある。次
に、このSiN層（４）の上に表面が平坦になるようにレ
ジスト層（５）を形成する。
形成した後、このAl配線（２）を覆つてAl配線（２）の
厚さよりも厚いPSG層（３）をCVD（温度は420℃）で形
成する。次に、このPSG層（３）上にプラズマSiN層
（４）をPSG層（３）の段差以上の厚さで形成する。な
お、この形成時、Al配線（２）が溶けて断線するのを防
ぐため、450℃以下の温度で形成する必要がある。次
に、このSiN層（４）の上に表面が平坦になるようにレ
ジスト層（５）を形成する。
次にＢに示すように、レジスト層（５）とSiN層（４）
のエツチング速度が同一となるようにエツチング条件を
調整してRIEでエツチングし、SiN層（４）の表面を平坦
化する。
のエツチング速度が同一となるようにエツチング条件を
調整してRIEでエツチングし、SiN層（４）の表面を平坦
化する。
次にＣに示すように、SiN層（４）とPSG層（３）のエツ
チング速度が同一となるようにエツチング条件を調整し
てRIEでエツチングし、Al配線（２）上のPSG層（３）の
表面を最終的に平坦化する。
チング速度が同一となるようにエツチング条件を調整し
てRIEでエツチングし、Al配線（２）上のPSG層（３）の
表面を最終的に平坦化する。
本発明によれば、配線の段差部上にシリケートガラスと
窒化シリコンより成る２層の絶縁層を形成し、更にこの
上にレジスト層を形成した後、レジスト層と窒化シリコ
ン層次に窒化シリコン層とシリケートガラス層を順次エ
ツチバツクして平坦化するため、エツチング時の各層の
エツチング速度を一定に制御することができる。従つ
て、配線上の絶縁層を段切れが生ずることなくきれいに
平坦化することができるため、配線の断線とシヨートを
防止することができる。また、配線上に最終的に形成さ
れる絶縁層はシリケートガラス層であるため、窒化シリ
コン層の場合のような寄生容量の問題は生じない。本発
明は、特にMOS・LSIとバーポーラLSIの配線技術として
好適である。
窒化シリコンより成る２層の絶縁層を形成し、更にこの
上にレジスト層を形成した後、レジスト層と窒化シリコ
ン層次に窒化シリコン層とシリケートガラス層を順次エ
ツチバツクして平坦化するため、エツチング時の各層の
エツチング速度を一定に制御することができる。従つ
て、配線上の絶縁層を段切れが生ずることなくきれいに
平坦化することができるため、配線の断線とシヨートを
防止することができる。また、配線上に最終的に形成さ
れる絶縁層はシリケートガラス層であるため、窒化シリ
コン層の場合のような寄生容量の問題は生じない。本発
明は、特にMOS・LSIとバーポーラLSIの配線技術として
好適である。
図面は本発明の実施例を示す工程図である。 （１）はSi基板、（２）は配線、（３）はPSG層、
（４）はSiN層、（５）はレジスト層である。
（４）はSiN層、（５）はレジスト層である。
Claims (1)
- 【請求項１】基板上に形成された段差部を覆つてシリケ
ートガラス層を形成する工程と、 該シリケートガラス層上に窒化シリコン層を形成する工
程と、 該窒化シリコン層上にレジスト層を形成する工程と、 上記レジスト層、窒化シリコン層及びシリケートガラス
層をエツチングして上記シリケートガラス層の表面を平
坦化する工程 を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21337285A JPH0722155B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21337285A JPH0722155B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273634A JPS6273634A (ja) | 1987-04-04 |
| JPH0722155B2 true JPH0722155B2 (ja) | 1995-03-08 |
Family
ID=16638093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21337285A Expired - Lifetime JPH0722155B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722155B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4646434B2 (ja) * | 2001-05-10 | 2011-03-09 | 三洋電機株式会社 | パワーオンリセット回路 |
-
1985
- 1985-09-26 JP JP21337285A patent/JPH0722155B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6273634A (ja) | 1987-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |