JPH0226783B2 - - Google Patents
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- Publication number
- JPH0226783B2 JPH0226783B2 JP58065820A JP6582083A JPH0226783B2 JP H0226783 B2 JPH0226783 B2 JP H0226783B2 JP 58065820 A JP58065820 A JP 58065820A JP 6582083 A JP6582083 A JP 6582083A JP H0226783 B2 JPH0226783 B2 JP H0226783B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- psg
- etching
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、特に
ポリシリ段部でのAl配線の断線を防止する有効
な半導体装置の製造方法に関する。
ポリシリ段部でのAl配線の断線を防止する有効
な半導体装置の製造方法に関する。
半導体素子は拡散、酸化気相成長、フオトリソ
グラフイー、エツチングなどのくり返しで作製さ
れるが、そのために一般に活性領域上にはこれら
の絶縁膜や導電膜が多層に重なりあつて段差が非
常に大きくなつてしまう欠点がある。
グラフイー、エツチングなどのくり返しで作製さ
れるが、そのために一般に活性領域上にはこれら
の絶縁膜や導電膜が多層に重なりあつて段差が非
常に大きくなつてしまう欠点がある。
このため配線としてアルミニウム（Al）を用
いて配線を行うと、段差の大きな部分でAl断線
を起こすという欠点が発生しやすく、特にポリシ
リ段部ではこの傾向が顕著であり、ポリシリと
Alの間の層間膜の形状によつてはAlの段切れが
非常に起こりやすい。
いて配線を行うと、段差の大きな部分でAl断線
を起こすという欠点が発生しやすく、特にポリシ
リ段部ではこの傾向が顕著であり、ポリシリと
Alの間の層間膜の形状によつてはAlの段切れが
非常に起こりやすい。
このため歩留り上、及び信頼性上の両面から、
ポリシリコンとAl間の層間膜の形状をAl段切れ
のしにくいように平担にすることが望まれてい
る。
ポリシリコンとAl間の層間膜の形状をAl段切れ
のしにくいように平担にすることが望まれてい
る。
次にどのような場合にAl断線が起こりやすい
かを例示して説明する。
かを例示して説明する。
第１図ａ〜ｂを参照すると、通常のシリコン・
ゲート構造のMOS型LSIで、絶縁膜１２上にゲ
ートポリシリコン１１のフオトリソグラフイ及び
ソース、ドレイン領域１３が半導体基板１４に形
成した状態を第１図ａに示す。
ゲート構造のMOS型LSIで、絶縁膜１２上にゲ
ートポリシリコン１１のフオトリソグラフイ及び
ソース、ドレイン領域１３が半導体基板１４に形
成した状態を第１図ａに示す。
次いで、気相成長リンガラス膜（以下PSGと
略す）１５を0.5〜1.5μｍの厚さに形成し、1000
℃N2中で10分ほど熱処理して、該リンガラス膜
１５を稠密化する（第１図ｂ）。
略す）１５を0.5〜1.5μｍの厚さに形成し、1000
℃N2中で10分ほど熱処理して、該リンガラス膜
１５を稠密化する（第１図ｂ）。
このときのポリシリ段部付近のPSGの形状を
SEMで観察すると、ポリシリコンとポリシリコ
ンの間隔が狭いところ１６では、PSGが逆テー
パーぎみになつており、この上に、Al配線を行
なつた場合、Alの断切れ、又はAlのシヨートの
発生する確率が非常に高くなつてしまう。
SEMで観察すると、ポリシリコンとポリシリコ
ンの間隔が狭いところ１６では、PSGが逆テー
パーぎみになつており、この上に、Al配線を行
なつた場合、Alの断切れ、又はAlのシヨートの
発生する確率が非常に高くなつてしまう。
これに対する従来の方法は、該PSGの熱処理
を高温の酸化性雰囲気で行なつて該PSGのだら
しを十分に行なう方法があつた。しかし高温で長
時間の熱処理をほどこすとSDの接合が深くなる
こと、及び該ポリシリ１１が酸化されて薄くなつ
てしまうことなどの欠点があり、特に素子の微細
化が進んだ場合には、熱処理はできるだけ少ない
方が望ましい。
を高温の酸化性雰囲気で行なつて該PSGのだら
しを十分に行なう方法があつた。しかし高温で長
時間の熱処理をほどこすとSDの接合が深くなる
こと、及び該ポリシリ１１が酸化されて薄くなつ
てしまうことなどの欠点があり、特に素子の微細
化が進んだ場合には、熱処理はできるだけ少ない
方が望ましい。
又、他の従来方法としては、該PSG上に酸化
シリコン系被膜形成用塗布液（以上、シリカ・フ
イルムと称す）を塗布して、段部の形状を緩和す
る方法がある。
シリコン系被膜形成用塗布液（以上、シリカ・フ
イルムと称す）を塗布して、段部の形状を緩和す
る方法がある。
しかし、この方法では、該シリカ・フイルムの
硬化が不十分な場合、フツ酸系の溶液に対するエ
ツチレートが異常に早いため、次のコンタクトの
穴あけ工程で、ポリシリコン段部に沿つて、バツ
フアードフツ酸がしみ込んで段部のシリカ・フイ
ルムがエツチングされてなくなつてしまう現象
が、特に目合わせズレを起こしたときに発生しや
すいことが判つた。この現象をさけるには、950
℃のスチーム雰囲気で10分程度の熱処理を行なう
必要があり、先に述べたと同様、素子が微細化し
た場合には熱処理を極力少くしたいので問題があ
る。
硬化が不十分な場合、フツ酸系の溶液に対するエ
ツチレートが異常に早いため、次のコンタクトの
穴あけ工程で、ポリシリコン段部に沿つて、バツ
フアードフツ酸がしみ込んで段部のシリカ・フイ
ルムがエツチングされてなくなつてしまう現象
が、特に目合わせズレを起こしたときに発生しや
すいことが判つた。この現象をさけるには、950
℃のスチーム雰囲気で10分程度の熱処理を行なう
必要があり、先に述べたと同様、素子が微細化し
た場合には熱処理を極力少くしたいので問題があ
る。
従つて、本発明は、上記欠点を解決する方法を
提供するものである。
提供するものである。
本発明の構成はポリシリコンのパターンを形成
し、PSGを成長させたのち、シリカ・フイルム
を塗布し、800℃以下の熱処理を加える工程と、
たとえば、リアクテイブ・イオン・エツチの異方
性エツチングにより、該シリカ・フイルムと
PSGの大部分をエツチングで除去する工程と、
再度、PSG又はSiO2を気相成長法等により、デ
ポジシヨンさせる工程とから成る。
し、PSGを成長させたのち、シリカ・フイルム
を塗布し、800℃以下の熱処理を加える工程と、
たとえば、リアクテイブ・イオン・エツチの異方
性エツチングにより、該シリカ・フイルムと
PSGの大部分をエツチングで除去する工程と、
再度、PSG又はSiO2を気相成長法等により、デ
ポジシヨンさせる工程とから成る。
以下、実施例をもとに説明する。
第２図を参照すると、第２図ａは通常のシリコ
ンゲート構造のMOS型LSIで、半導体基板２４
内にソース、ドレイン領域２３が形成され、絶縁
膜２２上のゲートポリシリコン２１が形状形成さ
れている。ここにPSG２５を0.5〜1.5μの厚さに
形成し、更に、シリカフイルム２６を塗布し、
300℃N2中で30分と700℃N2中で60分の熱処理を
行つたものである。
ンゲート構造のMOS型LSIで、半導体基板２４
内にソース、ドレイン領域２３が形成され、絶縁
膜２２上のゲートポリシリコン２１が形状形成さ
れている。ここにPSG２５を0.5〜1.5μの厚さに
形成し、更に、シリカフイルム２６を塗布し、
300℃N2中で30分と700℃N2中で60分の熱処理を
行つたものである。
次いで、第２図ｂに示すように、リアクテイ
ブ・エツチヤーで該シリカ・フイルムと、PSG
の異方性エツチングを行ない、ポリシリコン上の
PSGがわずかに残つている状態でこのエツチン
グを終了させる。このときのエツチング条件は、
CF4ガス30SCCM、H2ガス10SCCMの流量で、パワー
を300W、圧力が５パスカルであつた。また、上
記条件に於て、該PSGのエツチング−レートは、
380Å／minであり、該シリカ・フイルムは、490
Å／minであつた。
ブ・エツチヤーで該シリカ・フイルムと、PSG
の異方性エツチングを行ない、ポリシリコン上の
PSGがわずかに残つている状態でこのエツチン
グを終了させる。このときのエツチング条件は、
CF4ガス30SCCM、H2ガス10SCCMの流量で、パワー
を300W、圧力が５パスカルであつた。また、上
記条件に於て、該PSGのエツチング−レートは、
380Å／minであり、該シリカ・フイルムは、490
Å／minであつた。
この状態では、エツチングは素子基板に対し垂
直方向にのみ進み、エツチング前にシリカ・フイ
ルムで平滑化された表面２７がほぼ平行シフトさ
れたなだらかな表面になる。また、シリカ・フイ
ルムは、エツチングで除去されてなくなつてい
る。
直方向にのみ進み、エツチング前にシリカ・フイ
ルムで平滑化された表面２７がほぼ平行シフトさ
れたなだらかな表面になる。また、シリカ・フイ
ルムは、エツチングで除去されてなくなつてい
る。
次いで、第２図ｃに示すように気相成長法又
は、スパツタリング等でPSG２８を0.5〜1.0μ成
長させると、平担で均一な層間膜ができ上るた
め、Al配線のポリシリ段での断線又はシヨート
を防止することができる。
は、スパツタリング等でPSG２８を0.5〜1.0μ成
長させると、平担で均一な層間膜ができ上るた
め、Al配線のポリシリ段での断線又はシヨート
を防止することができる。
また、PSGを熱処理でだらす必要がないので、
該PSG中のリン濃度は濃くする必要がなく、こ
のため、耐湿性には、非常に秀れた素子が出来
る。
該PSG中のリン濃度は濃くする必要がなく、こ
のため、耐湿性には、非常に秀れた素子が出来
る。
本発明は、リアクテイブ・イオンエツチに対す
るシリカ・フイルムのエツチング速度が、800℃
以下の低温で熱処理した場合でも、極端に早くは
ないこと、特に、PSGとのエツチング速度差が
あまり大きくないこと、という２つの発見に基づ
いている。
るシリカ・フイルムのエツチング速度が、800℃
以下の低温で熱処理した場合でも、極端に早くは
ないこと、特に、PSGとのエツチング速度差が
あまり大きくないこと、という２つの発見に基づ
いている。
シリカ・フイルム及びPSGのエツチング速度
と、熱処理温度との関係を第３図に示す。Ａはシ
リカ・フイルム、ＢはPSGであり、それぞれの
リン含有量は同一で、この場合は、４モル重量パ
ーセントでの値を示している。エツチングの条件
は、実施例で示したのと同じく、ガス流量が
CF430SCCM、H210SCCM、パワー300W、圧力５パス
カルである。又、熱処理は、窒素雰囲気で行つた
ものである。
と、熱処理温度との関係を第３図に示す。Ａはシ
リカ・フイルム、ＢはPSGであり、それぞれの
リン含有量は同一で、この場合は、４モル重量パ
ーセントでの値を示している。エツチングの条件
は、実施例で示したのと同じく、ガス流量が
CF430SCCM、H210SCCM、パワー300W、圧力５パス
カルである。又、熱処理は、窒素雰囲気で行つた
ものである。
第１図は従来技術を示す断面図、第２図は本発
明の実施例を示す断面図、第３図はシリカ・フイ
ルム及びPSGのエツチング速度と熱処理温度と
の関係を示す図である。 尚、図において、１４，２４……半導体基板、
１３，２３……ソース、ドレイン領域、１２，２
２……絶縁膜、１１，２１……ポリシリコンゲー
ト電極、１５，２５……リンガラス膜、１６……
間隔が狭いところ、２６……シリカ・フイルム、
２７……エツチング前のシリカフイルムの表面、
２８……リンガラス膜である。
明の実施例を示す断面図、第３図はシリカ・フイ
ルム及びPSGのエツチング速度と熱処理温度と
の関係を示す図である。 尚、図において、１４，２４……半導体基板、
１３，２３……ソース、ドレイン領域、１２，２
２……絶縁膜、１１，２１……ポリシリコンゲー
ト電極、１５，２５……リンガラス膜、１６……
間隔が狭いところ、２６……シリカ・フイルム、
２７……エツチング前のシリカフイルムの表面、
２８……リンガラス膜である。
Claims (1)
- １ 半導体基板上に形成された導体パターンによ
る段部を含む所定領域上に、第１の絶縁膜を形成
する工程と、前記第１の絶縁膜上に、酸化シリコ
ン系被膜形成用塗布液を塗布する工程と、熱処理
を加えて前記第１の絶縁膜と、該塗布液によるシ
リカ・フイルムを稠密化させる工程と、異方性エ
ツチングにより、該シリカ・フイルムの大部分を
除去するとともに該第１の絶縁膜の表面を平坦化
する工程と、この平坦化された第１の絶縁膜上に
第２の絶縁膜を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6582083A JPS59191354A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6582083A JPS59191354A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191354A JPS59191354A (ja) | 1984-10-30 |
| JPH0226783B2 true JPH0226783B2 (ja) | 1990-06-12 |
Family
ID=13298043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6582083A Granted JPS59191354A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191354A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239042A (ja) * | 1984-05-11 | 1985-11-27 | Sony Corp | 半導体装置の製造方法 |
| JPH0669038B2 (ja) * | 1984-12-19 | 1994-08-31 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPS61196555A (ja) * | 1985-02-26 | 1986-08-30 | Nec Corp | 多層配線の形成方法 |
| JPS6324625A (ja) * | 1986-07-16 | 1988-02-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773940A (en) * | 1980-10-28 | 1982-05-08 | Toshiba Corp | Levelling method of insulation layer |
-
1983
- 1983-04-14 JP JP6582083A patent/JPS59191354A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59191354A (ja) | 1984-10-30 |
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