JPH07222440A - スイッチング電源 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 外部端子に僅かな部品を接続することによ
り、出力電圧を階段的に可変する事のできる３端子方式
のスイッチングデバイスを備えたスイッチング電源を得
る。 【構成】 ＭＯＳＦＥＴのドレイン端子とソース端子及
び制御回路の電源入力端子を外部端子としこの外部端子
の電圧が制御回路により一定電圧に制御されるようにし
たスイッチングデバイスと、商用電源を整流平滑しその
平滑出力を起動抵抗を介して制御回路の電源入力端子に
印加する手段と、ＭＯＳＦＥＴのドレイン端子が直列に
接続されると共に商用電源を整流平滑した電圧が加えら
れる一次巻線と出力電圧を取り出す二次巻線及びバイア
ス巻線よりなり、バイアス巻線に生じた電圧を整流平滑
しその平滑出力を電源入力端子に加えるようにしたトラ
ンスを備えたスイッチング電源にして、二次巻線より取
り出す出力電圧の値を可変する可変手段を備えたことを
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳＦＥＴをスイッ
チング素子とするスイッチングデバイスを用いたスイッ
チング電源に関するものである。

【０００２】

【従来の技術】近年、スイッチング電源の部品点数の削
減，スペースファクタの向上，或いは小型化，コストダ
ウン等の為に、スイッチ素子として用いられるＭＯＳＦ
ＥＴとその制御回路とを同一チップの半導体集積回路に
組み込んだスイッチングデバイスが実用化されている。

【０００３】ところで、従来のこのようなスイッチング
デバイスにおいては、外部端子として例えば２０本以上
のピンが設けられているので、このデバイスをプリント
基板へ実装する場合にその実装が困難であり、又外部端
子の数に対応した外付け部品が必要であるので、小型化
する場合に制約がある。加えて、外付け部品の点数に対
応してコストも高くなる。

【０００４】本願出願人は、このような問題点を解決す
る為に、本出願と同日付けで発明の名称「スイッチング
デバイス」を特許出願した。この出願によれば、外部端
子はＭＯＳＦＥＴのドレイン端子とソース端子及び制御
回路の電源入力端子の３個の端子で構成されるので、プ
リント基板へ実装が容易で、かつ外付け部品も少なくて
済む特徴がある。しかし、この同日出願のデバイスに於
ける制御回路の電源入力端子の電圧は固定されており、
このデバイスを用いて構成したスイッチング電源では一
定の出力電圧しか得られないという問題がある。

【０００５】以下、本発明を説明する前に、本発明のス
イッチング電源に用いられるスイッチングデバイスの一
例として上記した特許出願「スイッチングデバイス」の
回路構成図を図１に示し、この図に付いて説明する。図
１において、１０はパッケージで、このパッケージ内に
スイッチング素子として用いられるマルチソースのＭＯ
ＳＦＥＴ（以下、単にＦＥＴという）２０と、このＦＥ
Ｔを制御する電流制御方式の制御回路３０が同一チップ
の半導体集積回路として組み込まれている。４０は外部
からの電圧Ｖｉｎが電源電圧として入力される端子であ
る。パッケージ１０には、ＦＥＴ２０のドレイン端子２
１とソース端子２２，及び電源入力端子４０の３個の端
子が設けられている。即ち、３端子方式のパッケージと
なっている。

【０００６】制御回路３０において、３１は発振回路、
３２はオアゲート、３２ａはインバータ、３３はＲＳフ
リツプフロップで構成したラッチ回路である。発振回路
３１は、一定周期のパルス（ブランキングパルス）を発
生すると共に、そのパルスを発生させる為の鋸歯状波
（又は三角波）を出力する。ブランキングパルスはオア
ゲート３２に加えられると共に、ラッチ回路３３のセッ
ト端子Ｓに入力され、ラッチ回路３３のＱバー出力はオ
アゲート３２に加えられている。３４は電源入力端子４
０より印加される電圧Ｖｉｎを受けて基準電圧Ｖｒを発
生する基準電圧発生回路、３５は電圧Ｖｉｎが基準値よ
り低い場合を検出する低電圧検出回路、３６は逆にＶｉ
ｎが所定値より高い場合を検出する高電圧検出回路で、
両検出回路の基準電圧は共に基準電圧発生回路３４より
得ている。３６ａはスイッチ、３６ｂは分圧抵抗であ
る。高電圧検出回路３６にはスイッチ３６ａを介して得
られる電源電圧Ｖｉｎが分圧抵抗３６ｂで分圧されて加
えられる。

【０００７】３７はチップ保護の為に異常な温度上昇を
検出する為の異常加熱検出回路で、その出力は低電圧，
及び高電圧検出回路３５，３６の出力と共に前記したオ
アゲート３２に加えられている。オアゲート３２の出力
はインバータ３２ａを介してＦＥＴ２０のゲート電極に
加えられている。

【０００８】３８は誤差増幅器、３８ａはスイッチ、３
８ｂは分圧抵抗である。誤差増幅器３８にはスイッチ３
８ａを介して得られる電源入力端子４０より加えられる
電圧Ｖｉｎが分圧抵抗３８ｂで分圧されて加えられる。
誤差増幅器３８はこの分圧電圧を基準値Ｖｒと比較し、
その差を増幅して出力する。この基準電圧Ｖｒも前記し
た基準電圧発生回路３４より得たものである。スイッチ
３８ａ及び前記したスイッチ３６ａは共に低電圧検出回
路３５の出力で駆動されるようになつている。

【０００９】３９はＦＥＴ２０のマルチソースから検出
されるソース電流に比例した電流と，誤差増幅器３８の
出力とを比較する電流検出コンパレータで、その反転入
力端子には誤差増幅器３８の出力が加えられている。非
反転入力端子には抵抗２３によって検出されるＦＥＴ２
０のソース電流に比例した電圧が電流に変換されて加え
られると共に、前記発振回路３１が出力する鋸歯状波が
バイアスとして加えられている。このコンパレータの出
力はラッチ回路３３のリセット端子Ｒに接続されてい
る。発振回路３１より得られる鋸歯状波を重畳したの
は、デューテイが５０％以上になつた時、系が不安定に
ならないように補正する為である。３９ａは電流検出コ
ンパレータ３９の反転入力端子に加えられる電圧の最大
値を制限する為の定電圧素子で、これによりＦＥＴ２０
のドレイン電流の最大値を制限するようになっている。

【００１０】このような図１に示すスイッチングデバイ
スの動作を図２の波形図を用いて説明すると次のごとく
なる。なお、図３は図１において用いられるラッチ回路
３３の真理値表である。

【００１１】電源入力端子４０より入力された電圧Ｖｉ
ｎは上記の様に制御回路３０を構成する各回路に電源電
圧として加えられ、その結果基準電圧発生回路３４は基
準電圧Ｖｒを発生する。この場合、入力電圧Ｖｉｎは電
源投入時より徐々に増加するが、その値が低電圧検出回
路３５の基準値Ｖｒで定まる起動電圧より低い期間，ス
イッチ３６ａと３８ａはオフとなっいるが、起動電圧に
達すると低電圧検出回路３５の出力により両スイッチは
オンとなり、これによって制御回路全体が動作状態とな
る。

【００１２】制御回路３０が起動すると、発振回路３１
は第２図（イ）に示す鋸歯状波を出力すると共に、この
鋸歯状波によって得られる第２図（ロ）に示す一定周期
のブランキングパルスを発生する。鋸歯状波信号は電流
検出コンパレータ３９の非反転入力端子に加えられ、ブ
ランキングパルスはオアーゲート３２の入力端子とラッ
チ回路３２のセット端子Ｓに加えられる。一方、スイッ
チ３８ａがオンになると、入力電圧Ｖｉｎはこのスイッ
チを介して分圧回路３８ａに加えられて分圧される。こ
の分圧電圧は誤差増幅器３８で基準値Ｖｒと比較され、
その差が増幅されて電流検出コンパレータ３９に閾値電
流Ｉｔｈとしてこのコンパレータの反転入力端子に加え
られる。この閾値電流のレベルを第２図（ト）でＩｔｈ
１〜Ｉｔｈ３として示す。Ｉｔｈ１は分圧回路３８ａの
分圧電圧と基準値Ｖｒとの差が小さい場合、Ｉｔｈ３は
その差が大きい場合を示す。

【００１３】ここで、抵抗２１より検出されるＦＥＴ２
０のソース電流の波形を第２図（ト）に示す。この検出
電流は第２図（ロ）に示すブランキングパルスの立ち下
がりによって立ち上がるようになっている。例えば、時
刻ｔ１においてブランキングパルスが立ち下がると検出
電流（ソース電流）が立ち上がり、その電流は徐々に増
加し、時刻ｔ２においてその値が閾値電流Ｉｔｈ１に達
すると電流検出コンパレータ３９が第２図（ハ）で示す
如くこれを検出する。この検出出力はラッチ回路３３の
リセット端子Ｒに加えられる。検出電流が閾値電流Ｉｔ
ｈ１に達しないｔ１〜ｔ２の期間、ラッチ回路３３の出
力Ｑバーは第２図（ニ）で示す如くロウレベルになって
いるが、時刻ｔ２において閾値電流Ｉｔｈ１に達すると
Ｑバー出力はハイレベルとなる。このハイレベル出力は
次のブランキングパルスの立ち上がりによってロウとな
る。

【００１４】オアーゲート３２はこれに加えられる入力
のレベルが全てロウの時その出力は第２図（ホ）に示す
如くロウレベルとなり、このロウレベルがインバータ３
２ａによって第２図（へ）に示す如く反転され、そのハ
イレベルの信号がＦＥＴ２０のゲートに加えられる。Ｆ
ＥＴ２０はこのゲートに加えられるインバータ３２ａの
出力がハイレベルの期間オン状態になる。即ち、図２に
おいてｔ１〜ｔ２の期間、ＦＥＴ２０はオンとなるが、
ｔ２〜ｔ３の期間ＦＥＴ２０のゲートに加わる信号レベ
ルはロウとなり、その結果ＦＥＴ２０はオフとなってい
る。

【００１５】次のブランキングパルスが時刻ｔ３におい
て立ち下がると、第２図（ト）に示す検出電流が立ち上
がる。この場合、電源電圧Ｖｉｎの値が時刻ｔ１〜ｔ３
の期間における値よりより小さく、その結果誤差増幅器
３８の出力が大きくて電流検出コンパレータ３９の閾値
電流がＩｔｈ２となったとすると、検出電流がＩｔｈ２
に達する時刻ｔ４までラッチ回路３３のＱバー出力はハ
イレベルにならない。即ち、ラッチ回路３３のＱバー出
力がロウであるｔ３〜ｔ４の期間は、ｔ１〜ｔ２の期間
より長く、そのｔ３〜ｔ４の期間ＦＥＴ２０はオンとな
っている。更に、時刻ｔ３〜ｔ５の期間より電源電圧Ｖ
ｉｎの値が小さく、電流検出コンパレータ３９の閾値電
流がＩｔｈ３の場合、期間ｔ５〜ｔ６で示す如くｔ３〜
ｔ４の期間より長い間、ＦＥＴ２０はオンとなってい
る。このように、電源入力端子４０に加えられる電圧Ｖ
ｉｎと基準値Ｖｒに差が有る場合、その差に応じてＦＥ
Ｔ２０のオン時間を制御して検出電流が一定値になるよ
うに入力電圧Ｖｉｎの値が制御される。

【００１６】なお、ブランキングパルスに加えて、電圧
Ｖｉｎが基準値Ｖｒより低い場合を検出する低電圧検出
回路３５，Ｖｉｎが基準値より高くなるとこれを検出す
る高電圧検出回路３６，及び回路が異常に加熱されると
これを検出する異常加熱検出回路３７の出力はオアゲー
ト３２に夫々加えられている。これらの回路の出力のう
ちの１つでもハイレベルとなると、オアゲート３２の出
力はハイレベルとなり、これがインバータ３２ａにより
反転されてＦＥＴ２０のゲートに加えられる。これによ
り、ＦＥＴ２０はオフとなる。

【００１７】このように、図１示すスイッチングデバイ
スにおいては外部端子は３個で、小型安価なスイッチン
グデバイスとすることができる。

【００１８】図４は図１のデバイスを用いて構成したス
イッチング電源の一例の回路図である。図４において、
１０は図１で説明したパッケージで、このパッケージ内
にマルチソースのＭＯＳＦＥＴ２０と、このＦＥＴを制
御する制御回路３０が同一チップの半導体集積回路とし
て組み込まれている。４０は電源入力端子である。図１
で説明したように、外部端子としては電源入力端子４０
及びＦＥＴ２０のドレイン端子Ｄとソース端子Ｓの３個
となっている。

【００１９】５０は商用電源入力端子、６０はトランス
で、一次巻線６１と二次巻線６２及びバイアス巻線６３
よりなっている。５１は商用電源電圧を全波整流する全
波整流回路、５２は平滑回路である。整流平滑された商
用電源電圧の出力端は起動用抵抗５３を介してパッケー
ジ１０の電源入力端子４０に接続されると共に、トラン
ス６０の一次巻線６１を介してＦＥＴ２０のドレイン端
子Ｄに加えられている。６２ａ，６３ａは夫々ダイオー
ド、６２ｂ，６３ｂは夫々コンデンサで、ダイオード６
２ａとコンデンサ６２ｂはトランス６０の二次巻線６２
に誘起した電圧を整流平滑し、ダイオード６３ａとコン
デンサ６３ｂはバイアス巻線６２に誘起した電圧を整流
平滑する。バイアス巻線６２より得られる直流電圧は電
源入力端子４０に加えられている。

【００２０】商用電源入力端子５０に加えられた交流電
圧は全波整流回路５１，及び平滑回路５２により直流電
圧に変換され、その直流電圧はトランス６０の一次巻線
６１に加えられると共に、起動用抵抗５３を介して電源
電圧Ｖｉｎとして電源入力端子４０より制御回路３０に
加えられ、これにより図１で説明した如く制御回路３０
が起動する。トランス６０の一次巻線６１にはＦＥＴ２
０のドレイン・ソース端子Ｄ・Ｓが直列に接続され、こ
のソース端子Ｓを流れる電流は抵抗２１によって検出さ
れる。図１で説明した如く、この検出電流の値が一定に
なるように、ＦＥＴ２０のオン時間が制御される。ＦＥ
Ｔ２０がオン・オフすることにより、トランス６０の一
次巻線６１を流れる電流がオン・オフされる。これによ
り、トランス６０の二次巻線６２及びバイアス巻線６３
に電圧が誘起し、夫々ダイオード６２ａ，６３ａ及びコ
ンデンサ６２ｂ，６３ｂによって整流平滑される。二次
巻線６２より得られる直流電圧は出力電圧ＯＵＴとして
取り出され、バイアス巻線６３より得られる直流電圧は
電源電圧Ｖｉｎとして電源入力端子４０に加えられる。

【００２１】電源電圧Ｖｉｎは図１で説明した如く、分
圧抵抗器３８ｂで分圧される。その分圧電圧が誤差増幅
器３８において基準値Ｖｒと比較され、その差が小さく
なるように，即ち検出抵抗２１に流れるＦＥＴ２０のソ
ース電流が一定値になるように外部端子４０に印加され
る電源電圧Ｖｉｎの値が一定値に制御される。この場
合、一定値に制御された時の電圧Ｖｉｎの値とトランス
６０のバイアス巻線６３に生じる電圧はほぼ等しいの
で、バイアス巻線６３と二次巻線６２との巻数比を適当
にすることにより、二次巻線６２の整流平滑回路から所
望の直流電圧ＯＵＴを得ることができる。このように、
図１を使用した図４の電源においては、商用電源より絶
縁された直流電圧を得ることができる。しかし、この図
４の電源においては、バイアス巻線６３に接続したコン
デンサ６３ｂの両端の電圧は常に端子４０に加わえられ
る電源電圧Ｖｉｎの大きさに制御されるようになってお
り、その為二次巻線６２からは一定の直流出力電圧しか
得られないという問題がある。

【発明が解決しようとする課題】本発明は、このような
問題点を解決するために成されたものであって、その目
的は外部端子に僅かな部品を接続することにより、出力
電圧を階段的に可変する事のできる３端子方式のスイッ
チングデバイスを備えたスイッチング電源を得ることに
ある。

【００２２】

【課題を解決するための手段】本発明は、 ＭＯＳＦＥ
ＴとこのＭＯＳＦＥＴのオン・オフを制御する制御回路
とが同一チップの半導体集積回路として構成され前記Ｍ
ＯＳＦＥＴのドレイン端子とソース端子及び前記制御回
路の電源入力端子を外部端子としこの外部端子の電圧が
制御回路により一定電圧に制御されるようにしたスイッ
チングデバイスと、商用電源を整流平滑しその平滑出力
を起動抵抗を介して前記制御回路の電源入力端子に印加
する手段と、前記ＭＯＳＦＥＴのドレイン端子が直列に
接続されると共に商用電源を整流平滑した電圧が加えら
れる一次巻線と出力電圧を取り出す二次巻線及びバイア
ス巻線よりなり，このバイアス巻線に生じた電圧を整流
平滑しその平滑出力を前記電源入力端子に加えるように
したトランスを備えたスイッチング電源にして、前記二
次巻線より取り出す出力電圧の値を可変する可変手段を
備えたことを特徴としたものである。

【００２３】

【作用】このような本発明では、外部端子を３端子とし
かつ出力電圧は可変される。

【００２４】

【実施例】図５は本発明に係わるスイッチング電源の一
実施例の回路構成図である。なお、図５において図４と
同一部分は図４と同一符号を付してそれらの再説明は省
略する。図５において７０はツェナーダイオードで、こ
のツェナーダイオード素子のアノード極は外部端子４０
に接続され、カソード極に起動抵抗５３を介して商用電
源５０を整流平滑した電圧が加えられると共に、トラン
ス６０のバイアス巻線６３より得られる電圧の整流平滑
した電圧が加えられるようになっている。図４で説明し
た如く、このスイッチ電源においては外部端子４０に印
加される電源電圧Ｖｉｎの値は一定値に制御され、その
Ｖｉｎの値に応じた直流出力電圧ＯＵＴを得ることがで
きるものである。

【００２５】図５に示すスイッチング電源においては、
バイアス巻線６３のコンデンサ６３ｂの両端電圧は常に
外部端子４０の電圧にツェナーダイオード７０の電圧を
加えた電圧となる。即ち、ダイオード７０に適当な値の
ツェナー電圧のものを選択することにより、出力電圧Ｏ
ＵＴとしてツェナー電圧に応じて階段的に可変される大
きさの電圧を得ることができる。

【００２６】図６は本発明に係わるスイッチング電源の
他の実施例の回路構成図である。図５のスイッチング電
源では大きさの異なる出力電圧を得る為にツェナーダイ
オード７０を用いたが、図６はツェナーダイオードに変
えてシャントレギュレータ８０と抵抗Ｒ１，Ｒ２を用い
て端子４０にオフセットする電圧を作るようにしたもの
である。シャントレギュレータ８０のアノードとカソー
ド間の電圧＝（Ｒ１＋Ｒ２）／Ｖｒｅｆで求められる。
シャントレギュレータ８０はツェナーダイオード７０に
比較してツェナー電圧のバラツキが無く、温度特性も良
く、その結果図６のスイッチング電源は図５の電源より
高精度のスイッチング電源を得ることができ。

【００２７】図７は本発明の更に別の実施例の回路構成
図である。図７において、８０はシャントレギュレー
タ、８１乃至８６は抵抗素子、８７はコンデンサ、９１
はフォトカプラを構成するフォトトランジスタ、９２は
発光ダイオードである。抵抗８１の一端はデバイス１０
に設けた外部端子４０に接続され、他端はＡ点（起動抵
抗５３とダイオード６３ａとの接続点）に接続されてい
る。この抵抗８１にフォトトランジスタ９１が並列に接
続されている。

【００２８】抵抗素子８４乃至８６はトランス６０にお
ける二次巻線６２より取り出される出力電圧Ｖｏｕｔを
分圧する分圧回路を構成し、この分圧回路にシャントレ
ギュレータ８０が接続されている。フォトカプラを構成
する発光ダイオード９２は抵抗８２を介して二次巻線６
２とシャントレギュレータ８０のカソード極の間に接続
されている。

【００２９】このような構成の図７のスイッチング電源
においては、前記のようにスイッチングデバイス１０に
おける外部端子４０は一定の電圧Ｖｉｎになるように制
御されている。従って、図のＡ点の電圧はＶｉｎに抵抗
８１の両端電圧が加わった電圧となり、このＡ点の電圧
にバイアス巻線６３と二次巻線６２の巻数比を掛けた電
圧が出力電圧Ｖｏｕｔとして取りだされる。ここで、抵
抗８１の両端電圧は、シャントレギュレータ８０により
抵抗素子８４〜８６よりなる分圧回路で分圧した出力電
圧Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較することにより
その値が制御されるようになっている。即ち、仮に出力
電圧Ｖｏｕｔが上昇し、比較電圧が基準電圧Ｖｒｅｆよ
り高くなるとシャントレギュレータ８０のカソードに流
れ込む電流が増加し、発光ダイオード９２の順電流も増
加することにより、フォトトランジスタ９１のコレクタ
電流が増加し、その結果抵抗８１の両端電圧が下がり、
出力電圧Ｖｏｕｔが下がることになる。

【００３０】このように、この図７の回路においては分
圧回路の分圧比を変えることにより出力電圧Ｖｏｕｔを
変えることができると共に、二次側の出力を検出してＡ
点の電圧を制御するようにしているので、図５及び図６
の回路より高い精度の出力電圧Ｖｏｕｔを得ることがで
きる利点がある。

【００３１】

【発明の効果】本発明によれば、外部端子は３個でプリ
ント板への実装が容易なスイッチングデバイスを使用
し、かつ出力電圧を階段的に可変することのできる安価
なスイッチング電源を得ることができる。

【図面の簡単な説明】

【図１】本発明を説明する為のスイッチングデバイスの
一例の構成図である。

【図２】図１の動作を説明する為の波形図である。

【図３】図１に用いられるラッチ回路の真理値表であ
る。

【図４】図１のデバイスを用いて構成したスイッチング
電源の一例の構成図である。

【図５】図１のデバイスを用いて構成した本発明に係わ
るスイッチング電源の一実施例の回路構成図である。

【図６】図１のデバイスを用いて構成した本発明に係わ
るスイッチング電源の他の実施例の回路構成図である。

【図７】図１のデバイスを用いて構成した本発明に係わ
るスイッチング電源の更に他の実施例の回路構成図であ
る。

【符号の説明】

１０ パッケージ ２０ ＭＯＳＦＥＴ ３０ 電流制御回路 ３１ 発振回路 ３２ オアゲート ３３ ラッチ回路 ３６ａ スイッチ ３８ 誤差増幅器 ３８ａ スイッチ ３９ 電流検出コンパレータ ４０ 電源入力端子 ５０ 商用電圧入力端子 ６０ トランス ７０ ツェナーダイオード ８０ シャントレギュレータ ９１ フォトトランジスタ ９２ 発光ダイオード

Claims (4)

【特許請求の範囲】
1. 【請求項１】ＭＯＳＦＥＴとこのＭＯＳＦＥＴのオン・
   オフを制御する制御回路とが同一チップの半導体集積回
   路として構成され前記ＭＯＳＦＥＴのドレイン端子とソ
   ース端子及び前記制御回路の電源入力端子を外部端子と
   しこの外部端子の電圧が制御回路により一定電圧に制御
   されるようにしたスイッチングデバイスと、商用電源を
   整流平滑しその平滑出力を起動抵抗を介して前記制御回
   路の電源入力端子に印加する手段と、前記ＭＯＳＦＥＴ
   のドレイン端子が直列に接続されると共に商用電源を整
   流平滑した電圧が加えられる一次巻線と出力電圧を取り
   出す二次巻線及びバイアス巻線よりなり，このバイアス
   巻線に生じた電圧を整流平滑しその平滑出力を前記電源
   入力端子に加えるようにしたトランスを備えたスイッチ
   ング電源にして、前記二次巻線より取り出す出力電圧の
   値を可変する可変手段を備えたことを特徴とするスイッ
   チング電源。
2. 【請求項２】前記出力電圧の値を可変する可変手段とし
   てツェナーダイオードを用い、このツェナーダイオード
   を前記制御回路の電源入力端子に接続し、このツェナー
   ダイオードに前記トランスのバイアス巻線に生じた電圧
   の平滑出力を加えるようにした請求項１記載のスイッチ
   ング電源。
3. 【請求項３】前記出力電圧の値を可変する可変手段とし
   てシャントレギュレータを用い、このシャントレギュレ
   ータを前記制御回路の電源入力端子に接続し、このシャ
   ントレギュレータに前記トランスのバイアス巻線に生じ
   た電圧の平滑出力を加えるようにした請求項１記載のス
   イッチング電源。
4. 【請求項４】前記出力電圧の値を可変する可変手段とし
   て前記制御回路の電源入力端子に接続された抵抗素子
   と、前記トランスの二次巻線より取り出される出力電圧
   の分圧電圧と基準電圧とを比較するシャントレギュレー
   タと、及びこのシャントレギュレータによりより制御さ
   れるフォトカプラを用い、このフォトカプラにより前記
   抵抗素子の値を可変するようにしてなる請求項１記載の
   スイッチング電源。