JPH0722519A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0722519A JPH0722519A JP5165329A JP16532993A JPH0722519A JP H0722519 A JPH0722519 A JP H0722519A JP 5165329 A JP5165329 A JP 5165329A JP 16532993 A JP16532993 A JP 16532993A JP H0722519 A JPH0722519 A JP H0722519A
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Abstract
(57)【要約】
【構成】 メモリセル形成領域２０において、半導体基
板１と下部キャパシタ電極１０とのコンタクト窓を形成
する際、同時に、第２ゲート電極７上に形成された第２
絶縁膜５の膜厚を２２００μｍ程度減らし、配線１４と
接続する半導体基板１ａ上の第１絶縁膜３の膜厚及び上
部キャパシタ電極１２上の第２絶縁膜５の膜厚とほぼ同
じにする。その後、一枚のマスクにより、配線１４との
コンタクト窓を一度で形成する。 【効果】 全体の工程数を増加させることなく、一枚の
マスクにより、複数の配線とのコンタクト窓を形成する
ことができる。
板１と下部キャパシタ電極１０とのコンタクト窓を形成
する際、同時に、第２ゲート電極７上に形成された第２
絶縁膜５の膜厚を２２００μｍ程度減らし、配線１４と
接続する半導体基板１ａ上の第１絶縁膜３の膜厚及び上
部キャパシタ電極１２上の第２絶縁膜５の膜厚とほぼ同
じにする。その後、一枚のマスクにより、配線１４との
コンタクト窓を一度で形成する。 【効果】 全体の工程数を増加させることなく、一枚の
マスクにより、複数の配線とのコンタクト窓を形成する
ことができる。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックＲＡＭ（以
下、「ＤＲＡＭ」という。）を構成するスタック型メモ
リセルを有する半導体装置の製造方法に関するものであ
る。
下、「ＤＲＡＭ」という。）を構成するスタック型メモ
リセルを有する半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】図２（ａ）乃至（ｈ）に従来のＤＲＡＭ
を構成するスタック型メモリセル形成領域（以下、「第
１領域」と称する。）２０及び周辺回路形成領域（以
下、「第２領域」と称する。）２１を有する半導体装置
（以下、「半導体装置」と称する。）の製造工程図であ
る。
を構成するスタック型メモリセル形成領域（以下、「第
１領域」と称する。）２０及び周辺回路形成領域（以
下、「第２領域」と称する。）２１を有する半導体装置
（以下、「半導体装置」と称する。）の製造工程図であ
る。
【０００３】図２（ｈ）に示すように、従来のスタック
型メモリセルの形成において、下部キャパシタ電極１０
と半導体基板１とを接続するためのコンタクト窓（以
下、「ダイレクトコンタクト窓」又は「ＤＫ」と称す
る。）を形成する。このとき、第１領域２０に形成され
た第１ゲート電極６と下部キャパシタ電極１０との接触
を防止するために保護膜として、例えばシリコン酸化膜
のような絶縁膜５を２０００〜３０００Å程度堆積す
る。この絶縁膜５は、後の工程で第１ゲート電極６と第
２領域２１の第２ゲート電極７とは、例えば全面に堆積
したポリシリコン膜４をフォトエッチングすることによ
り、同時に形成されるため、絶縁膜５は第２ゲート電極
７上にも形成される。
型メモリセルの形成において、下部キャパシタ電極１０
と半導体基板１とを接続するためのコンタクト窓（以
下、「ダイレクトコンタクト窓」又は「ＤＫ」と称す
る。）を形成する。このとき、第１領域２０に形成され
た第１ゲート電極６と下部キャパシタ電極１０との接触
を防止するために保護膜として、例えばシリコン酸化膜
のような絶縁膜５を２０００〜３０００Å程度堆積す
る。この絶縁膜５は、後の工程で第１ゲート電極６と第
２領域２１の第２ゲート電極７とは、例えば全面に堆積
したポリシリコン膜４をフォトエッチングすることによ
り、同時に形成されるため、絶縁膜５は第２ゲート電極
７上にも形成される。
【０００４】そのため、後の工程で行う、半導体基板
１、上部キャパシタ電極１２及び第２ゲート電極７と配
線１４とのコンタクト窓（以下、「配線コンタクト窓」
と称する。）を形成する際、第２ゲート電極７上に形成
される絶縁膜５は他の領域上に形成される絶縁膜５より
厚くなる。
１、上部キャパシタ電極１２及び第２ゲート電極７と配
線１４とのコンタクト窓（以下、「配線コンタクト窓」
と称する。）を形成する際、第２ゲート電極７上に形成
される絶縁膜５は他の領域上に形成される絶縁膜５より
厚くなる。
【０００５】したがって、配線コンタクト窓形成におい
て、第２ゲート電極７上の配線コンタクト窓と他の領域
の配線コンタクト窓とを二回に分けて形成する方法、又
は、以下に説明する、ゲート電極材料４及び絶縁膜５を
積層した後、フォトエッチング工程を追加し、第２ゲー
ト電極７上の絶縁膜５を除去する方法等が用いられてい
る。
て、第２ゲート電極７上の配線コンタクト窓と他の領域
の配線コンタクト窓とを二回に分けて形成する方法、又
は、以下に説明する、ゲート電極材料４及び絶縁膜５を
積層した後、フォトエッチング工程を追加し、第２ゲー
ト電極７上の絶縁膜５を除去する方法等が用いられてい
る。
【０００６】以下に、図２（ａ）乃至（ｈ）を用いて、
従来の半導体装置の製造工程の一例を説明する。
従来の半導体装置の製造工程の一例を説明する。
【０００７】まず、素子分離領域２及び第１絶縁膜３が
形成された第１領域２０と第２領域２１とを有する半導
体基板１上の全面にゲート電極形成用のポリシリコン膜
４及びシリコン酸化膜等の第２絶縁膜５を順次積層する
（図２（ａ））。
形成された第１領域２０と第２領域２１とを有する半導
体基板１上の全面にゲート電極形成用のポリシリコン膜
４及びシリコン酸化膜等の第２絶縁膜５を順次積層する
（図２（ａ））。
【０００８】次に、フォトエッチング工程を追加し、第
２領域２１の第２ゲート電極７上の第２絶縁膜５を除去
し（図２（ｂ））、その後、第１領域２０及び第２領域
２１にトランジスタ部を形成する（図２（ｃ）、
（ｄ））。
２領域２１の第２ゲート電極７上の第２絶縁膜５を除去
し（図２（ｂ））、その後、第１領域２０及び第２領域
２１にトランジスタ部を形成する（図２（ｃ）、
（ｄ））。
【０００９】次に、ダイレクトコンタクト窓を形成し、
このダイレクトコンタクト窓において、半導体基板１と
下部キャパシタ電極１０とが接続するようにスタック型
キャパシタを形成し（図２（ｅ）、（ｆ））、層間絶縁
膜１３形成後、配線コンタクト窓を形成し、続いて、配
線１４を形成する（図２（ｇ）、（ｈ））。
このダイレクトコンタクト窓において、半導体基板１と
下部キャパシタ電極１０とが接続するようにスタック型
キャパシタを形成し（図２（ｅ）、（ｆ））、層間絶縁
膜１３形成後、配線コンタクト窓を形成し、続いて、配
線１４を形成する（図２（ｇ）、（ｈ））。
【００１０】
【発明が解決しようとする課題】上述したように、従来
技術では、配線コンタクト窓形成において、第２ゲート
電極７上の第２絶縁膜５の厚さは、他の配線コンタクト
窓形成領域の第２絶縁膜５に比べ厚いため、予めフォト
マスクを用いてエッチングしておくか、配線コンタクト
窓形成を第２ゲート電極７上と他の領域との二回に分け
て行わなければならなかった。特に、後者の方法を用い
た場合、配線コンタクト窓を別々のマスクを行うため、
アライメントずれが一枚のマスクに比べて大きくなる可
能性があった。
技術では、配線コンタクト窓形成において、第２ゲート
電極７上の第２絶縁膜５の厚さは、他の配線コンタクト
窓形成領域の第２絶縁膜５に比べ厚いため、予めフォト
マスクを用いてエッチングしておくか、配線コンタクト
窓形成を第２ゲート電極７上と他の領域との二回に分け
て行わなければならなかった。特に、後者の方法を用い
た場合、配線コンタクト窓を別々のマスクを行うため、
アライメントずれが一枚のマスクに比べて大きくなる可
能性があった。
【００１１】また、配線コンタクト窓加工時に、第２ゲ
ート電極７上の第２絶縁膜５を除去しようとすると、他
の第２絶縁膜５が薄い配線コンタクト窓では、例えば半
導体基板１との配線コンタクト窓では、基板シリコンも
エッチングされ、リーク電流の発生原因となる（現在、
エッチャーではＳｉ／ＳｉＯ2の選択比は１：６〜８の
ものが多い。）。
ート電極７上の第２絶縁膜５を除去しようとすると、他
の第２絶縁膜５が薄い配線コンタクト窓では、例えば半
導体基板１との配線コンタクト窓では、基板シリコンも
エッチングされ、リーク電流の発生原因となる（現在、
エッチャーではＳｉ／ＳｉＯ2の選択比は１：６〜８の
ものが多い。）。
【００１２】本発明は、工程数を増やすことなく、一枚
のマスクで、配線コンタクトを同時に形成する手段を提
供することを目的とする。
のマスクで、配線コンタクトを同時に形成する手段を提
供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ゲート絶縁膜及び素子分離領域が形成され
た、メモリセル形成領域と周辺回路形成領域とを有する
半導体基板上の全面に、ゲート電極材料膜及び絶縁膜を
順次積層する工程と、フォトエッチングにより、上記メ
モリセル形成領域及び周辺回路形成領域に同時にゲート
電極を形成し、続いて、イオン注入及びアニールを行
い、トランジスタ部を形成する工程と、上記メモリセル
形成領域の上記半導体基板と下部キャパシタ電極との第
１コンタクト部となる領域及び上記周辺回路形成領域の
上記ゲート電極と配線との第２コンタクト部となる領域
が開口するようにパターニングする工程と、上記第１コ
ンタクト部となる領域の絶縁膜及び上記第２コンタクト
部となる領域の絶縁膜を上記第１コンタクト部となる領
域の半導体基板が露出するまでエッチングする工程と、
上記メモリセル形成領域に下部キャパシタ電極材料、キ
ャパシタ絶縁膜材料及び上部キャパシタ電極材料を順次
積層し、フォトエッチングにより、上記第１コンタクト
部において上記半導体基板と上記下部キャパシタ電極と
が接続するようにスタック型キャパシタを形成する工程
と、全面に層間絶縁膜を形成し、上記周辺回路形成領域
のゲート電極、上記半導体基板、及び上記上部キャパシ
タ電極と配線との第２コンタクト部、第３コンタクト部
及び第４コンタクト部を形成し、上記配線を形成する工
程とを有することを特徴とするものである。
造方法は、ゲート絶縁膜及び素子分離領域が形成され
た、メモリセル形成領域と周辺回路形成領域とを有する
半導体基板上の全面に、ゲート電極材料膜及び絶縁膜を
順次積層する工程と、フォトエッチングにより、上記メ
モリセル形成領域及び周辺回路形成領域に同時にゲート
電極を形成し、続いて、イオン注入及びアニールを行
い、トランジスタ部を形成する工程と、上記メモリセル
形成領域の上記半導体基板と下部キャパシタ電極との第
１コンタクト部となる領域及び上記周辺回路形成領域の
上記ゲート電極と配線との第２コンタクト部となる領域
が開口するようにパターニングする工程と、上記第１コ
ンタクト部となる領域の絶縁膜及び上記第２コンタクト
部となる領域の絶縁膜を上記第１コンタクト部となる領
域の半導体基板が露出するまでエッチングする工程と、
上記メモリセル形成領域に下部キャパシタ電極材料、キ
ャパシタ絶縁膜材料及び上部キャパシタ電極材料を順次
積層し、フォトエッチングにより、上記第１コンタクト
部において上記半導体基板と上記下部キャパシタ電極と
が接続するようにスタック型キャパシタを形成する工程
と、全面に層間絶縁膜を形成し、上記周辺回路形成領域
のゲート電極、上記半導体基板、及び上記上部キャパシ
タ電極と配線との第２コンタクト部、第３コンタクト部
及び第４コンタクト部を形成し、上記配線を形成する工
程とを有することを特徴とするものである。
【００１４】
【作用】上述の本発明を用いて、ダイレクトコンタクト
形成時に、同時に第２領域の第２ゲート電極上の絶縁膜
の厚さを薄くすることによって、トータルプロセス工程
を増すことなく、後の工程で行う配線コンタクト窓形成
が一枚のマスクで行うことができる。
形成時に、同時に第２領域の第２ゲート電極上の絶縁膜
の厚さを薄くすることによって、トータルプロセス工程
を増すことなく、後の工程で行う配線コンタクト窓形成
が一枚のマスクで行うことができる。
【００１５】
【実施例】以下、一実施例に基づいて、本発明を詳細に
説明する。
説明する。
【００１６】図１（ａ）乃至（ｇ）は、本発明の一実施
例の半導体装置の製造工程図である。図１（ａ）乃至
（ｇ）において、１は半導体基板、２は素子分離領域、
３は第１絶縁膜、４はゲート電極材料膜であるポリシリ
コン膜、５は第２絶縁膜、６は第１ゲート電極、７は第
２ゲート電極、８はソース／ドレイン領域、９はレジス
ト、１０は下部キャパシタ電極、１１はキャパシタ絶縁
膜、１２は上部キャパシタ電極、１３はＢＰＳＧ膜、１
４は配線、２０はメモリセル形成領域、２１は周辺回路
形成領域を示す。なお、本発明において、ゲート電極材
料膜はポリシリコン膜４に限定されるものではない。
例の半導体装置の製造工程図である。図１（ａ）乃至
（ｇ）において、１は半導体基板、２は素子分離領域、
３は第１絶縁膜、４はゲート電極材料膜であるポリシリ
コン膜、５は第２絶縁膜、６は第１ゲート電極、７は第
２ゲート電極、８はソース／ドレイン領域、９はレジス
ト、１０は下部キャパシタ電極、１１はキャパシタ絶縁
膜、１２は上部キャパシタ電極、１３はＢＰＳＧ膜、１
４は配線、２０はメモリセル形成領域、２１は周辺回路
形成領域を示す。なお、本発明において、ゲート電極材
料膜はポリシリコン膜４に限定されるものではない。
【００１７】次に、図１（ａ）乃至（ｇ）を用いて、本
発明の一実施例の半導体装置の製造工程を説明する。
尚、本発明は０．８μｍデザインルールのプロセスに基
づいている。また、図１（ａ）乃至（ｇ）において、左
側がメモリセル形成領域（第１領域）２０，右側が周辺
回路形成領域（第２領域）２１とする。更に、ダイレク
トコンタクト窓は、メモリセル形成領域２０にのみ存在
し、第１ゲート電極６と配線１４との配線コンタクト窓
は存在しない。
発明の一実施例の半導体装置の製造工程を説明する。
尚、本発明は０．８μｍデザインルールのプロセスに基
づいている。また、図１（ａ）乃至（ｇ）において、左
側がメモリセル形成領域（第１領域）２０，右側が周辺
回路形成領域（第２領域）２１とする。更に、ダイレク
トコンタクト窓は、メモリセル形成領域２０にのみ存在
し、第１ゲート電極６と配線１４との配線コンタクト窓
は存在しない。
【００１８】まず、半導体基板（本実施例ではシリコン
基板を用いる。）１上に素子分離領域２として、ロコス
酸化膜を形成し、その後、第１絶縁膜３を膜厚が約２０
０Åに形成する。続いて、ゲート電極６及び７となるＮ
+ポリシリコン膜４を約２０００Å堆積し、ポリシリコ
ン膜４の上部に第２絶縁膜５として、シリコン酸化膜を
約２５００Å堆積する（図１（ａ））。第２絶縁膜５に
よって、後の工程でダイレクトコンタクト窓が第１ゲー
ト電極６とオーバーラップしても、第１ゲート電極６上
のシリコン酸化膜の膜厚は半導体基板１上のシリコン酸
化膜の膜厚より約２５００Å程度厚いので、下部キャパ
シタ電極１０と第１ゲート電極６とが接触するのを防止
できる。
基板を用いる。）１上に素子分離領域２として、ロコス
酸化膜を形成し、その後、第１絶縁膜３を膜厚が約２０
０Åに形成する。続いて、ゲート電極６及び７となるＮ
+ポリシリコン膜４を約２０００Å堆積し、ポリシリコ
ン膜４の上部に第２絶縁膜５として、シリコン酸化膜を
約２５００Å堆積する（図１（ａ））。第２絶縁膜５に
よって、後の工程でダイレクトコンタクト窓が第１ゲー
ト電極６とオーバーラップしても、第１ゲート電極６上
のシリコン酸化膜の膜厚は半導体基板１上のシリコン酸
化膜の膜厚より約２５００Å程度厚いので、下部キャパ
シタ電極１０と第１ゲート電極６とが接触するのを防止
できる。
【００１９】次に、フォトエッチングにより、第１ゲー
ト電極６及び第２ゲート電極７を形成し（図１
（ｂ））、続いて、ＬＤＤ構造のトランジスタを作成す
るため、第１ゲート電極６及び第２ゲート電極７をマス
クを用いてイオン注入を行い、シリコン酸化膜を堆積
し、エッチバックにより、サイドウォール部を形成す
る。その後、第１ゲート電極６及び第２ゲート電極７並
びにサイドウォール部をマスクに再びイオン注入を行
い、アニール工程を経て、ソース／ドレイン領域８を形
成する（図１（ｃ））。
ト電極６及び第２ゲート電極７を形成し（図１
（ｂ））、続いて、ＬＤＤ構造のトランジスタを作成す
るため、第１ゲート電極６及び第２ゲート電極７をマス
クを用いてイオン注入を行い、シリコン酸化膜を堆積
し、エッチバックにより、サイドウォール部を形成す
る。その後、第１ゲート電極６及び第２ゲート電極７並
びにサイドウォール部をマスクに再びイオン注入を行
い、アニール工程を経て、ソース／ドレイン領域８を形
成する（図１（ｃ））。
【００２０】上記図１（ａ）乃至（ｃ）に示す工程にお
いて、エッチングによる膜減りやシリコン酸化膜堆積工
程によって、第２ゲート電極７上の第２絶縁膜５の膜厚
は約４０００Å、また、ダイレクトコンタクト窓が形成
される領域の第２絶縁膜５は約１５００Åとなってい
る。
いて、エッチングによる膜減りやシリコン酸化膜堆積工
程によって、第２ゲート電極７上の第２絶縁膜５の膜厚
は約４０００Å、また、ダイレクトコンタクト窓が形成
される領域の第２絶縁膜５は約１５００Åとなってい
る。
【００２１】次に、ダイレクトコンタクト窓を形成する
ため、レジスト９を塗布した後、ダイレクトコンタクト
窓が形成される領域（以下、「ＤＫ形成領域」と略
す。）及び第２ゲート電極７と配線１４が接続する領域
を開口し（図１（ｄ））、ＤＫ形成領域上の絶縁膜３を
除去すると同時に第２ゲート電極７上の第２絶縁膜５の
一部を除去する。このとき、第２ゲート電極より、ＤＫ
形成領域のパターンが大きくとも、該パターンのエッジ
が素子分離領域２上にあれば問題ない。本実施例におい
ては、このダイレクトコンタクト窓形成後、第２ゲート
電極７上の第２絶縁膜５の膜厚は、約２２００Å程度エ
ッチングされ、約１８００Å程度となる。この値は半導
体基板１ａ上の第１絶縁膜３の膜厚約１５００Åとの差
は約３００Å程度しかなく、ほぼ同じ値とみなせる。
ため、レジスト９を塗布した後、ダイレクトコンタクト
窓が形成される領域（以下、「ＤＫ形成領域」と略
す。）及び第２ゲート電極７と配線１４が接続する領域
を開口し（図１（ｄ））、ＤＫ形成領域上の絶縁膜３を
除去すると同時に第２ゲート電極７上の第２絶縁膜５の
一部を除去する。このとき、第２ゲート電極より、ＤＫ
形成領域のパターンが大きくとも、該パターンのエッジ
が素子分離領域２上にあれば問題ない。本実施例におい
ては、このダイレクトコンタクト窓形成後、第２ゲート
電極７上の第２絶縁膜５の膜厚は、約２２００Å程度エ
ッチングされ、約１８００Å程度となる。この値は半導
体基板１ａ上の第１絶縁膜３の膜厚約１５００Åとの差
は約３００Å程度しかなく、ほぼ同じ値とみなせる。
【００２２】続いて、下部キャパシタ電極１０，キャパ
シタ絶縁膜１１及び上部キャパシタ電極１２の材料を順
次堆積し、フォトエッチングにより、ダイレクトコンタ
クト窓において、半導体基板１と下部キャパシタ電極１
０とが接続するように、下部キャパシタ電極１０，キャ
パシタ絶縁膜１１及び上部キャパシタ電極１２を形成す
る（図１（ｅ））。この際、下部キャパシタ電極１０及
び上部キャパシタ電極１２形成時に第１絶縁膜３及び第
２絶縁膜５が、約３００Å程度づつ、計６００Å程度エ
ッチングされ、第２ゲート電極７上の配線コンタクト窓
領域の第２絶縁膜５の厚さは約１２００Åになり、半導
体基板１ａ上の第１絶縁膜３の膜厚は約９００Åにな
る。
シタ絶縁膜１１及び上部キャパシタ電極１２の材料を順
次堆積し、フォトエッチングにより、ダイレクトコンタ
クト窓において、半導体基板１と下部キャパシタ電極１
０とが接続するように、下部キャパシタ電極１０，キャ
パシタ絶縁膜１１及び上部キャパシタ電極１２を形成す
る（図１（ｅ））。この際、下部キャパシタ電極１０及
び上部キャパシタ電極１２形成時に第１絶縁膜３及び第
２絶縁膜５が、約３００Å程度づつ、計６００Å程度エ
ッチングされ、第２ゲート電極７上の配線コンタクト窓
領域の第２絶縁膜５の厚さは約１２００Åになり、半導
体基板１ａ上の第１絶縁膜３の膜厚は約９００Åにな
る。
【００２３】次に、第２絶縁膜５としてシリコン酸化膜
を約１５００Å堆積した後、更に層間絶縁膜として、Ｂ
ＰＳＧ膜１３を約６０００Å堆積し、リフローを行い
（図１（ｆ））、配線コンタクト窓を同一マスクを用い
て形成し、配線１４を形成する（図１（ｇ））。
を約１５００Å堆積した後、更に層間絶縁膜として、Ｂ
ＰＳＧ膜１３を約６０００Å堆積し、リフローを行い
（図１（ｆ））、配線コンタクト窓を同一マスクを用い
て形成し、配線１４を形成する（図１（ｇ））。
【００２４】以上の工程において、配線１４と接続され
る半導体基板１ａ上の絶縁膜の膜厚は、第２絶縁膜５で
あるシリコン酸化膜の膜厚が約２４００Å，ＢＰＳＧ膜
１３の膜厚が約８０００Åである。また、上部キャパシ
タ電極１２上の絶縁膜の膜厚は、第２絶縁膜５であるシ
リコン酸化膜の膜厚が約１５００Å，ＢＰＳＧ膜１３の
膜厚が約６０００Åである。更に、第２ゲート電極７上
の絶縁膜の膜厚は、第２絶縁膜５であるシリコン酸化膜
の膜厚は約２７００Å，ＢＰＳＧ膜１３の膜厚が約６０
００Åである。尚、上部キャパシタ電極１２上は、オー
バーエッチされても選択比の関係で、問題はなく、同一
マスクで配線コンタクト窓を形成することができ、ま
た、ＢＰＳＧ膜１３は、リフローされるが、エッチング
レートがＳｉＯ2系が約４０００Å／ｍｉｎに比べ、約
６０００Å／ｍｉｎと大きく、リフローにより増加する
膜厚を加えても、一回のエッチングで配線コンタクト窓
が形成できる。
る半導体基板１ａ上の絶縁膜の膜厚は、第２絶縁膜５で
あるシリコン酸化膜の膜厚が約２４００Å，ＢＰＳＧ膜
１３の膜厚が約８０００Åである。また、上部キャパシ
タ電極１２上の絶縁膜の膜厚は、第２絶縁膜５であるシ
リコン酸化膜の膜厚が約１５００Å，ＢＰＳＧ膜１３の
膜厚が約６０００Åである。更に、第２ゲート電極７上
の絶縁膜の膜厚は、第２絶縁膜５であるシリコン酸化膜
の膜厚は約２７００Å，ＢＰＳＧ膜１３の膜厚が約６０
００Åである。尚、上部キャパシタ電極１２上は、オー
バーエッチされても選択比の関係で、問題はなく、同一
マスクで配線コンタクト窓を形成することができ、ま
た、ＢＰＳＧ膜１３は、リフローされるが、エッチング
レートがＳｉＯ2系が約４０００Å／ｍｉｎに比べ、約
６０００Å／ｍｉｎと大きく、リフローにより増加する
膜厚を加えても、一回のエッチングで配線コンタクト窓
が形成できる。
【００２５】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、全体の工程数を増加させることな
く、配線とのコンタクト窓を一枚のマスクを用いて容易
に形成することができる。
用いることにより、全体の工程数を増加させることな
く、配線とのコンタクト窓を一枚のマスクを用いて容易
に形成することができる。
【図１】本発明の一実施例の半導体装置の製造工程図で
ある。
ある。
【図２】従来のスタック型メモリセルを有する半導体装
置の製造工程図である。
置の製造工程図である。
１ 半導体基板 １ａ 配線と接続する半導体基板 ２ 素子分離領域 ３ 第１絶縁膜 ４ ポリシリコン膜 ５ 第２絶縁膜 ６ 第１ゲート電極 ７ 第２ゲート電極 ８ ソース／ドレイン領域 ９ レジスト １０ 下部キャパシタ電極 １１ キャパシタ絶縁膜 １２ 上部キャパシタ電極 １３ ＢＰＳＧ膜 １４ 配線 ２０ メモリセル形成領域 ２１ 周辺回路形成領域
Claims (1)
- 【請求項１】 ゲート絶縁膜及び素子分離領域が形成さ
れた、メモリセル形成領域と周辺回路形成領域とを有す
る半導体基板上の全面に、ゲート電極材料膜及び絶縁膜
を順次積層する工程と、 フォトエッチングにより、上記メモリセル形成領域及び
周辺回路形成領域に同時にゲート電極を形成し、続い
て、イオン注入及びアニールを行い、トランジスタ部を
形成する工程と、 上記メモリセル形成領域の上記半導体基板と下部キャパ
シタ電極との第１コンタクト部となる領域及び上記周辺
回路形成領域の上記ゲート電極と配線との第２コンタク
ト部となる領域が開口するようにパターニングする工程
と、 上記第１コンタクト部となる領域の絶縁膜及び上記第２
コンタクト部となる領域の絶縁膜を上記第１コンタクト
部となる領域の半導体基板が露出するまでエッチングす
る工程と、 上記メモリセル形成領域に下部キャパシタ電極材料、キ
ャパシタ絶縁膜材料及び上部キャパシタ電極材料を順次
積層し、フォトエッチングにより、上記第１コンタクト
部において上記半導体基板と上記下部キャパシタ電極と
が接続するようにスタック型キャパシタを形成する工程
と、 全面に層間絶縁膜を形成し、上記周辺回路形成領域のゲ
ート電極、上記半導体基板、及び上記上部キャパシタ電
極と配線との第２コンタクト部、第３コンタクト部及び
第４コンタクト部を形成し、上記配線を形成する工程と
を有することを特徴とする、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165329A JPH0722519A (ja) | 1993-07-05 | 1993-07-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165329A JPH0722519A (ja) | 1993-07-05 | 1993-07-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722519A true JPH0722519A (ja) | 1995-01-24 |
Family
ID=15810271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5165329A Pending JPH0722519A (ja) | 1993-07-05 | 1993-07-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722519A (ja) |
-
1993
- 1993-07-05 JP JP5165329A patent/JPH0722519A/ja active Pending
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