JPH05243397A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05243397A JPH05243397A JP4570792A JP4570792A JPH05243397A JP H05243397 A JPH05243397 A JP H05243397A JP 4570792 A JP4570792 A JP 4570792A JP 4570792 A JP4570792 A JP 4570792A JP H05243397 A JPH05243397 A JP H05243397A
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Abstract
(57)【要約】
【目的】 Ｓi 基板上に酸化膜を介して形成された複数
の導電層と，Ｓi 基板とを接続する多層配線の接続構造
の形成方法に関し，ゲート絶縁膜の信頼性を確保してデ
バイスの信頼性を保障する。 【構成】 Ｓi 基板１１上に，第１酸化膜（ゲート酸化
膜）１４を形成した後，多層配線の接続部を形成すべき
部分のみ他の部分に比べて厚くする。第１ポリＳi 層１
５，シリサイド層１６，第２ポリＳi 層１８，第３ポリ
Ｓi 層２０を第２酸化膜１７，第３酸化膜１９，第４酸
化膜２１を介して積層する。多層配線の接続部を形成す
べき部分に，第１酸化膜１４をストッパとし，積層され
た導電層および絶縁膜を異方性エッチングして開口部２
３を形成する。開口部２３の側面および底部を覆う第５
ポリＳi 層２４を堆積して，開口部２３の側面に露出し
た所定数の導電層と開口部２３の底部に露出したＳi 基
板１１とを相互に接続する。
の導電層と，Ｓi 基板とを接続する多層配線の接続構造
の形成方法に関し，ゲート絶縁膜の信頼性を確保してデ
バイスの信頼性を保障する。 【構成】 Ｓi 基板１１上に，第１酸化膜（ゲート酸化
膜）１４を形成した後，多層配線の接続部を形成すべき
部分のみ他の部分に比べて厚くする。第１ポリＳi 層１
５，シリサイド層１６，第２ポリＳi 層１８，第３ポリ
Ｓi 層２０を第２酸化膜１７，第３酸化膜１９，第４酸
化膜２１を介して積層する。多層配線の接続部を形成す
べき部分に，第１酸化膜１４をストッパとし，積層され
た導電層および絶縁膜を異方性エッチングして開口部２
３を形成する。開口部２３の側面および底部を覆う第５
ポリＳi 層２４を堆積して，開口部２３の側面に露出し
た所定数の導電層と開口部２３の底部に露出したＳi 基
板１１とを相互に接続する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方
法，特に多層配線の接続構造の形成方法に関する。
法，特に多層配線の接続構造の形成方法に関する。
【０００２】
【従来の技術】スタティック型の半導体記憶装置（ＳＲ
ＡＭ）は，フリップフロップ形に接続されたトランジス
タを持つため，基板に形成されたＭＯＳ形の駆動用トラ
ンジスタと，基板上の絶縁膜中に形成されたＴＦＴ形の
伝達用トランジスタとを相互に接続する必要が生じる。
この相互接続を行うために従来とられていた方法を，図
６〜図１０を用いて工程順に説明する。
ＡＭ）は，フリップフロップ形に接続されたトランジス
タを持つため，基板に形成されたＭＯＳ形の駆動用トラ
ンジスタと，基板上の絶縁膜中に形成されたＴＦＴ形の
伝達用トランジスタとを相互に接続する必要が生じる。
この相互接続を行うために従来とられていた方法を，図
６〜図１０を用いて工程順に説明する。
【０００３】［工程１，図６］シリコン基板３１上にＬ
ＯＣＯＳ法によりフィールド酸化膜３２を形成して，素
子形成領域を区画する。
ＯＣＯＳ法によりフィールド酸化膜３２を形成して，素
子形成領域を区画する。
【０００４】素子形成領域に，ＭＯＳ形の駆動用トラン
ジスタに用いるゲート酸化膜３３を形成する。 ［工程２，図７］ゲート酸化膜３３を所定の形状にパタ
ーニングしてコンタクトホール３４を形成する。
ジスタに用いるゲート酸化膜３３を形成する。 ［工程２，図７］ゲート酸化膜３３を所定の形状にパタ
ーニングしてコンタクトホール３４を形成する。
【０００５】ＣＶＤ法により，全面に第１ポリシリコン
層３５およびシリサイド層３６を堆積した後，パターニ
ングしてＭＯＳＦＥＴのポリサイドゲート電極およびワ
ードラインを形成する。
層３５およびシリサイド層３６を堆積した後，パターニ
ングしてＭＯＳＦＥＴのポリサイドゲート電極およびワ
ードラインを形成する。
【０００６】［工程３，図８］ＣＶＤ法により，全面に
第１酸化膜３７を堆積する。ＣＶＤ法により，全面に第
２ポリシリコン層３８を堆積した後，パターニングして
ＴＦＴの下ゲート電極を形成する。
第１酸化膜３７を堆積する。ＣＶＤ法により，全面に第
２ポリシリコン層３８を堆積した後，パターニングして
ＴＦＴの下ゲート電極を形成する。
【０００７】ＣＶＤ法により，全面に第２酸化膜３９を
堆積する。ＣＶＤ法により，全面に第３ポリシリコン層
４０を堆積した後，パターニングしてＴＦＴの動作領域
および電源ラインを形成する。
堆積する。ＣＶＤ法により，全面に第３ポリシリコン層
４０を堆積した後，パターニングしてＴＦＴの動作領域
および電源ラインを形成する。
【０００８】ＣＶＤ法により，全面に第３酸化膜４１を
堆積する。ＣＶＤ法により，全面に第４ポリシリコン層
４２を堆積した後，パターニングしてＴＦＴの上ゲート
電極を形成する。
堆積する。ＣＶＤ法により，全面に第４ポリシリコン層
４２を堆積した後，パターニングしてＴＦＴの上ゲート
電極を形成する。
【０００９】［工程４，図９］相互接続部を形成すべき
部分の第４ポリシリコン層４２，第３酸化膜４１，第３
ポリシリコン層４０，第２酸化膜３９，第２ポリシリコ
ン層３８，および第１酸化膜３７を異方性エッチングに
より除去して，開口部４３を形成する。
部分の第４ポリシリコン層４２，第３酸化膜４１，第３
ポリシリコン層４０，第２酸化膜３９，第２ポリシリコ
ン層３８，および第１酸化膜３７を異方性エッチングに
より除去して，開口部４３を形成する。
【００１０】開口部４３の側壁には，第４ポリシリコン
層４２，第３ポリシリコン層４０，および第２ポリシリ
コン層３８が露出し，底部には，シリサイド層３６が露
出する。
層４２，第３ポリシリコン層４０，および第２ポリシリ
コン層３８が露出し，底部には，シリサイド層３６が露
出する。
【００１１】［工程５，図９，図１０］開口部４３の側
壁および底部を覆うように，ＣＶＤ法により第５ポリシ
リコン層５を堆積して，開口部４３の側壁に露出した第
４ポリシリコン層４２，第３ポリシリコン層４０，およ
び第２ポリシリコン層３８と，底部に露出したシリサイ
ド層３６とを相互に接続する。
壁および底部を覆うように，ＣＶＤ法により第５ポリシ
リコン層５を堆積して，開口部４３の側壁に露出した第
４ポリシリコン層４２，第３ポリシリコン層４０，およ
び第２ポリシリコン層３８と，底部に露出したシリサイ
ド層３６とを相互に接続する。
【００１２】以上の各工程を経て，従来の多層配線の接
続構造が完成する。
続構造が完成する。
【００１３】
【発明が解決しようとする課題】シリコン基板３１上に
酸化膜を介して形成された複数の導電層と，シリコン基
板とを接続する際に，従来，ゲート酸化膜３３をパター
ニングしてコンタクトホール３４を形成し，シリコン基
板３１と第１ポリシリコン層３５とを直接コンタクトさ
せていた。
酸化膜を介して形成された複数の導電層と，シリコン基
板とを接続する際に，従来，ゲート酸化膜３３をパター
ニングしてコンタクトホール３４を形成し，シリコン基
板３１と第１ポリシリコン層３５とを直接コンタクトさ
せていた。
【００１４】その結果，ゲート酸化膜３３は，むき出し
のまま，リソグラフィ工程，エッチング工程を経ること
になり，汚染される，という問題があった。また，第１
ポリシリコン層３５を堆積する前に，自然酸化膜を除去
するためのフッ酸による前処理が入るため，ゲート酸化
膜３３が劣化して信頼性が低下する，という問題もあっ
た。
のまま，リソグラフィ工程，エッチング工程を経ること
になり，汚染される，という問題があった。また，第１
ポリシリコン層３５を堆積する前に，自然酸化膜を除去
するためのフッ酸による前処理が入るため，ゲート酸化
膜３３が劣化して信頼性が低下する，という問題もあっ
た。
【００１５】以上のように，従来の方法では，ゲート酸
化膜の劣化は避けられず，半導体装置の高集積化が進
み，ゲート酸化膜がますます薄くなったときに，デバイ
スの信頼性を保障できない。
化膜の劣化は避けられず，半導体装置の高集積化が進
み，ゲート酸化膜がますます薄くなったときに，デバイ
スの信頼性を保障できない。
【００１６】本発明は，上記の問題点を解決して，ゲー
ト絶縁膜の信頼性を確保することのできる半導体装置の
製造方法，特に多層配線の接続構造の形成方法を提供す
ることを目的とする。
ト絶縁膜の信頼性を確保することのできる半導体装置の
製造方法，特に多層配線の接続構造の形成方法を提供す
ることを目的とする。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体装置の製造方法は，半導体基
板上に絶縁膜を介して形成された複数の導電層と，前記
半導体基板とを接続する多層配線の接続構造の形成方法
であって，半導体基板上に，第１の絶縁膜を形成した
後，該第１の絶縁膜のうち多層配線の接続部を形成すべ
き部分のみ他の部分に比べて厚くする工程と，所定の形
状の導電層を絶縁膜を介して所定の数だけ積層する工程
と，多層配線の接続部を形成すべき部分に，第１の絶縁
膜をストッパとし，所定の数だけ積層された導電層およ
び絶縁膜を異方性エッチングして開口部を形成する工程
と，開口部の底部に残存した第１の絶縁膜を除去する工
程と，開口部の側面および底部を覆う導電層を堆積し
て，開口部の側面に露出した所定数の導電層と開口部の
底部に露出した半導体基板とを相互に接続する工程とを
含むように構成する。
めに，本発明に係る半導体装置の製造方法は，半導体基
板上に絶縁膜を介して形成された複数の導電層と，前記
半導体基板とを接続する多層配線の接続構造の形成方法
であって，半導体基板上に，第１の絶縁膜を形成した
後，該第１の絶縁膜のうち多層配線の接続部を形成すべ
き部分のみ他の部分に比べて厚くする工程と，所定の形
状の導電層を絶縁膜を介して所定の数だけ積層する工程
と，多層配線の接続部を形成すべき部分に，第１の絶縁
膜をストッパとし，所定の数だけ積層された導電層およ
び絶縁膜を異方性エッチングして開口部を形成する工程
と，開口部の底部に残存した第１の絶縁膜を除去する工
程と，開口部の側面および底部を覆う導電層を堆積し
て，開口部の側面に露出した所定数の導電層と開口部の
底部に露出した半導体基板とを相互に接続する工程とを
含むように構成する。
【００１８】
【作用】本発明では，半導体基板上に，第１の絶縁膜
（ゲート絶縁膜）を形成した後，この第１の絶縁膜のう
ち多層配線の接続部を形成すべき部分のみ他の部分に比
べて厚く形成している。この厚く形成された第１の絶縁
膜は，開口部を形成する際にストッパとして働く。
（ゲート絶縁膜）を形成した後，この第１の絶縁膜のう
ち多層配線の接続部を形成すべき部分のみ他の部分に比
べて厚く形成している。この厚く形成された第１の絶縁
膜は，開口部を形成する際にストッパとして働く。
【００１９】さらに，本発明では，半導体基板上に所定
の形状の導電層を絶縁膜を介して所定の数だけ積層した
後に，多層配線の接続部を形成すべき部分に積層された
導電層および絶縁膜を異方性エッチングして開口部（コ
ンタクトホール）を形成している。
の形状の導電層を絶縁膜を介して所定の数だけ積層した
後に，多層配線の接続部を形成すべき部分に積層された
導電層および絶縁膜を異方性エッチングして開口部（コ
ンタクトホール）を形成している。
【００２０】以上のように，本発明では，従来例のよう
に，第１の絶縁膜（ゲート絶縁膜）をむき出しのまま開
口部（コンタクトホール）を形成することが無いので，
第１の絶縁膜（ゲート絶縁膜）が汚染されること無い。
したがって，第１の絶縁膜（ゲート絶縁膜）の信頼性が
劣化することも無い。
に，第１の絶縁膜（ゲート絶縁膜）をむき出しのまま開
口部（コンタクトホール）を形成することが無いので，
第１の絶縁膜（ゲート絶縁膜）が汚染されること無い。
したがって，第１の絶縁膜（ゲート絶縁膜）の信頼性が
劣化することも無い。
【００２１】この結果，半導体装置の高集積化が進み，
ゲート酸化膜がますます薄くなったときにも，デバイス
の信頼性を保障することが可能になる。
ゲート酸化膜がますます薄くなったときにも，デバイス
の信頼性を保障することが可能になる。
【００２２】
【実施例】図６〜図１０を用いて，本発明の一実施例を
工程順に説明する。 ［工程１，図１］シリコン基板１１上にＬＯＣＯＳ法に
よりフィールド酸化膜１２を形成して，素子形成領域を
区画する。
工程順に説明する。 ［工程１，図１］シリコン基板１１上にＬＯＣＯＳ法に
よりフィールド酸化膜１２を形成して，素子形成領域を
区画する。
【００２３】素子形成領域に，ＭＯＳ形の駆動用トラン
ジスタに用いるゲート酸化膜１３を形成する。 ［工程２，図２］相互接続部を形成すべき部分をマスク
で覆い，相互接続部を形成すべき部分のゲート酸化膜１
３を再酸化して，厚い第１酸化膜１４を形成する。
ジスタに用いるゲート酸化膜１３を形成する。 ［工程２，図２］相互接続部を形成すべき部分をマスク
で覆い，相互接続部を形成すべき部分のゲート酸化膜１
３を再酸化して，厚い第１酸化膜１４を形成する。
【００２４】［工程３，図３］ＣＶＤ法により，全面に
第１ポリシリコン層１５およびＷＳｉなどのシリサイド
層１６を堆積した後，パターニングしてＭＯＳＦＥＴの
ポリサイドゲート電極およびワードラインを形成する。
第１ポリシリコン層１５およびＷＳｉなどのシリサイド
層１６を堆積した後，パターニングしてＭＯＳＦＥＴの
ポリサイドゲート電極およびワードラインを形成する。
【００２５】ＣＶＤ法により，全面に第２酸化膜１７を
堆積する。ＣＶＤ法により，全面に第２ポリシリコン層
１８を堆積した後，パターニングしてＴＦＴの下ゲート
電極を形成する。
堆積する。ＣＶＤ法により，全面に第２ポリシリコン層
１８を堆積した後，パターニングしてＴＦＴの下ゲート
電極を形成する。
【００２６】ＣＶＤ法により，全面に第３酸化膜１９を
堆積する。ＣＶＤ法により，全面に第３ポリシリコン層
２０を堆積した後，パターニングしてＴＦＴの動作領域
および電源ラインを形成する。
堆積する。ＣＶＤ法により，全面に第３ポリシリコン層
２０を堆積した後，パターニングしてＴＦＴの動作領域
および電源ラインを形成する。
【００２７】ＣＶＤ法により，全面に第４酸化膜２１を
堆積する。ＣＶＤ法により，全面に第４ポリシリコン層
２２を堆積した後，パターニングしてＴＦＴの上ゲート
電極を形成する。
堆積する。ＣＶＤ法により，全面に第４ポリシリコン層
２２を堆積した後，パターニングしてＴＦＴの上ゲート
電極を形成する。
【００２８】［工程４，図４］相互接続部を形成すべき
部分の第４ポリシリコン層２２，第４酸化膜２１，第３
ポリシリコン層２０，第３酸化膜１９，第２ポリシリコ
ン層１８，第２酸化膜１７，シリサイド層１６，および
第１ポリシリコン層１５を異方性エッチングにより除去
して，開口部２３を形成する。このとき，エッチングの
ストッパとして，厚く形成した第１酸化膜１４を用い
る。
部分の第４ポリシリコン層２２，第４酸化膜２１，第３
ポリシリコン層２０，第３酸化膜１９，第２ポリシリコ
ン層１８，第２酸化膜１７，シリサイド層１６，および
第１ポリシリコン層１５を異方性エッチングにより除去
して，開口部２３を形成する。このとき，エッチングの
ストッパとして，厚く形成した第１酸化膜１４を用い
る。
【００２９】開口部２３の側壁には，第４ポリシリコン
層２２，第３ポリシリコン層２０，第２ポリシリコン層
１８，およびシリサイド層１６と第１ポリシリコン層１
５とから成るポリサイド層が露出し，底部には，シリコ
ン基板１１が露出する。
層２２，第３ポリシリコン層２０，第２ポリシリコン層
１８，およびシリサイド層１６と第１ポリシリコン層１
５とから成るポリサイド層が露出し，底部には，シリコ
ン基板１１が露出する。
【００３０】［工程５，図５］開口部２３の側壁および
底部を覆うように，ＣＶＤ法により第５ポリシリコン層
２４を堆積して，開口部２３の側壁に露出した第４ポリ
シリコン層２２，第３ポリシリコン層２０，第２ポリシ
リコン層１８，およびシリサイド層１６と第１ポリシリ
コン層１５とから成るポリサイド層と，底部に露出した
シリコン基板１１とを相互に接続する。
底部を覆うように，ＣＶＤ法により第５ポリシリコン層
２４を堆積して，開口部２３の側壁に露出した第４ポリ
シリコン層２２，第３ポリシリコン層２０，第２ポリシ
リコン層１８，およびシリサイド層１６と第１ポリシリ
コン層１５とから成るポリサイド層と，底部に露出した
シリコン基板１１とを相互に接続する。
【００３１】以上の各工程を経て，本発明に係る多層配
線の接続構造が完成する。
線の接続構造が完成する。
【００３２】
【発明の効果】本発明によれば，第１の絶縁膜（ゲート
絶縁膜）をむき出しのまま開口部（コンタクトホール）
を形成することが無いので，第１の絶縁膜（ゲート絶縁
膜）が汚染されることは無い。したがって，第１の絶縁
膜（ゲート絶縁膜）が劣化して信頼性が低下することも
無い。
絶縁膜）をむき出しのまま開口部（コンタクトホール）
を形成することが無いので，第１の絶縁膜（ゲート絶縁
膜）が汚染されることは無い。したがって，第１の絶縁
膜（ゲート絶縁膜）が劣化して信頼性が低下することも
無い。
【００３３】この結果，半導体装置の高集積化が進み，
ゲート酸化膜がますます薄くなったときにも，デバイス
の信頼性を保障することが可能になる。
ゲート酸化膜がますます薄くなったときにも，デバイス
の信頼性を保障することが可能になる。
【図１】本発明の一実施例の工程１を示す図である。
【図２】本発明の一実施例の工程２を示す図である。
【図３】本発明の一実施例の工程３を示す図である。
【図４】本発明の一実施例の工程４を示す図である。
【図５】本発明の一実施例の工程５を示す図である。
【図６】従来例の工程１を示す図である。
【図７】従来例の工程２を示す図である。
【図８】従来例の工程３を示す図である。
【図９】従来例の工程４を示す図である。
【図１０】従来例の工程５を示す図である。
【符号の説明】 １１ シリコン基板 １２ フィールド酸化膜 １３ ゲート酸化膜 １４ 第１酸化膜 １５ 第１ポリシリコン層 １６ シリサイド層 １７ 第２酸化膜 １８ 第２ポリシリコン層 １９ 第３酸化膜 ２０ 第３ポリシリコン層 ２１ 第４酸化膜 ２２ 第４ポリシリコン層 ２３ 開口部 ２４ 第５ポリシリコン層
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を介して形成され
た複数の導電層と，前記半導体基板とを接続する多層配
線の接続構造の形成方法であって， 半導体基板上に，第１の絶縁膜を形成した後，該第１の
絶縁膜のうち多層配線の接続部を形成すべき部分のみ他
の部分に比べて厚くする工程と， 所定の形状の導電層を絶縁膜を介して所定の数だけ積層
する工程と， 多層配線の接続部を形成すべき部分に，第１の絶縁膜を
ストッパとし，所定の数だけ積層された導電層および絶
縁膜を異方性エッチングして開口部を形成する工程と， 開口部の底部に残存した第１の絶縁膜を除去する工程
と， 開口部の側面および底部を覆う導電層を堆積して，開口
部の側面に露出した所定数の導電層と開口部の底部に露
出した半導体基板とを相互に接続する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4570792A JPH05243397A (ja) | 1992-03-03 | 1992-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4570792A JPH05243397A (ja) | 1992-03-03 | 1992-03-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243397A true JPH05243397A (ja) | 1993-09-21 |
Family
ID=12726833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4570792A Withdrawn JPH05243397A (ja) | 1992-03-03 | 1992-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243397A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641991A (en) * | 1994-09-01 | 1997-06-24 | Nec Corporation | Semiconductor device containing conductor plug that can reduce contact resistance |
| JPH1012623A (ja) * | 1996-06-20 | 1998-01-16 | Semiconductor Energy Lab Co Ltd | 集積回路およびその作製方法 |
| US6150247A (en) * | 1996-03-19 | 2000-11-21 | Vanguard International Semiconductor Corporation | Method for making polycide-to-polycide low contact resistance contacts for interconnections on integrated circuits |
| JP2011515024A (ja) * | 2008-02-28 | 2011-05-12 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 半導体基板接続ビア |
-
1992
- 1992-03-03 JP JP4570792A patent/JPH05243397A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641991A (en) * | 1994-09-01 | 1997-06-24 | Nec Corporation | Semiconductor device containing conductor plug that can reduce contact resistance |
| US6150247A (en) * | 1996-03-19 | 2000-11-21 | Vanguard International Semiconductor Corporation | Method for making polycide-to-polycide low contact resistance contacts for interconnections on integrated circuits |
| JPH1012623A (ja) * | 1996-06-20 | 1998-01-16 | Semiconductor Energy Lab Co Ltd | 集積回路およびその作製方法 |
| JP2011515024A (ja) * | 2008-02-28 | 2011-05-12 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 半導体基板接続ビア |
| US8476742B2 (en) | 2008-02-28 | 2013-07-02 | Hewlett-Packard Development Company, L.P. | Fluid ejection device comprising substrate contact via |
| TWI493708B (zh) * | 2008-02-28 | 2015-07-21 | 惠普研發公司 | 流體噴出裝置 |
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| A300 | Withdrawal of application because of no request for examination |
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