JPH0722899Y2 - ミュ−ティング回路 - Google Patents
ミュ−ティング回路Info
- Publication number
- JPH0722899Y2 JPH0722899Y2 JP1985143025U JP14302585U JPH0722899Y2 JP H0722899 Y2 JPH0722899 Y2 JP H0722899Y2 JP 1985143025 U JP1985143025 U JP 1985143025U JP 14302585 U JP14302585 U JP 14302585U JP H0722899 Y2 JPH0722899 Y2 JP H0722899Y2
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- JP
- Japan
- Prior art keywords
- circuit
- muting
- input terminal
- amplifier circuit
- output signal
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Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、電源投入時に増幅器からショック音が発生す
るのを防止する為のミューティング回路に関するもの
で、特に格別の時定数回路を付加すること無くショック
音の発生を防止し得るミューティング回路に関する。
るのを防止する為のミューティング回路に関するもの
で、特に格別の時定数回路を付加すること無くショック
音の発生を防止し得るミューティング回路に関する。
（ロ）従来の技術 第２図に示す如く、正入力端子に入力コンデンサ（１）
を介して入力信号源（２）からの入力信号が印加される
前段増幅回路（３）と、該前段増幅回路（３）の出力信
号が負入力端子に印加される後段増幅回路（４）とを備
える増幅器が知られている。この増幅器は、入力信号源
（２）からの入力信号を利得「１」の前段増幅回路
（３）で同相増幅した後、利得「Ｇ」の後段増幅回路
（４）で反転増幅し、出力端子（５）に増幅された出力
信号を得るものである。尚、前段増幅回路（３）及び後
段増幅回路（４）は、いずれも正負入力端子間の差電圧
を増幅して出力端子に出力信号を発生するものであり、
いわゆる差動増幅器によって構成されるものである。即
ち、後段増幅回路（４）は、例えば、図４の如く、差動
接続されたトランジスタ（4a）及び（4b）と、電流ミラ
ー回路を成すトランジスタ（4c）及び（4d）とにより構
成されており、トランジスタ（4a）のコレクタ端から出
力信号が発生する。但し、トランジスタ（4b）のコレク
タ端から出力信号を得ようとしても、トランジスタ（4
d）がダイオード接続されることにより、トランジスタ
（4d）はトランジスタ（4b）のコレクタ電流と同一の電
流を常に発生し、また、トランジス（4d）のコレクタ電
圧は固定されるので、出力信号はトランジスタ（4b）か
ら得られない。しかして、前記前段及び後段増幅回路
（３）及び（４）は、バイアス端子（６）に印加される
バイアス電圧（＋VB）により共通バイアスされており、
前記バイアス電圧（＋VB）は電源投入と同時に急速に立
上るものである。その為、電源を投入すると、後段増幅
回路（４）は直ちに安定バイアス状態になる。一方前段
増幅回路（３）の正入力端子には入力コンデンサ（１）
が接続されている為に、前記前段増幅回路（３）の正入
力端子の電圧は、抵抗（７）及び（８）と入力コンデン
サ（１）とで決まる時定数で立上り、電源投入から一定
時間、前記前段増幅回路（３）の出力電圧が低い値にな
る。その結果、後段増幅回路（４）の正入力端子の電圧
が負入力端子の電圧よりも高くなり、出力端子（５）に
急速に立上る電圧が発生し、大きなショック音が発生す
る。
を介して入力信号源（２）からの入力信号が印加される
前段増幅回路（３）と、該前段増幅回路（３）の出力信
号が負入力端子に印加される後段増幅回路（４）とを備
える増幅器が知られている。この増幅器は、入力信号源
（２）からの入力信号を利得「１」の前段増幅回路
（３）で同相増幅した後、利得「Ｇ」の後段増幅回路
（４）で反転増幅し、出力端子（５）に増幅された出力
信号を得るものである。尚、前段増幅回路（３）及び後
段増幅回路（４）は、いずれも正負入力端子間の差電圧
を増幅して出力端子に出力信号を発生するものであり、
いわゆる差動増幅器によって構成されるものである。即
ち、後段増幅回路（４）は、例えば、図４の如く、差動
接続されたトランジスタ（4a）及び（4b）と、電流ミラ
ー回路を成すトランジスタ（4c）及び（4d）とにより構
成されており、トランジスタ（4a）のコレクタ端から出
力信号が発生する。但し、トランジスタ（4b）のコレク
タ端から出力信号を得ようとしても、トランジスタ（4
d）がダイオード接続されることにより、トランジスタ
（4d）はトランジスタ（4b）のコレクタ電流と同一の電
流を常に発生し、また、トランジス（4d）のコレクタ電
圧は固定されるので、出力信号はトランジスタ（4b）か
ら得られない。しかして、前記前段及び後段増幅回路
（３）及び（４）は、バイアス端子（６）に印加される
バイアス電圧（＋VB）により共通バイアスされており、
前記バイアス電圧（＋VB）は電源投入と同時に急速に立
上るものである。その為、電源を投入すると、後段増幅
回路（４）は直ちに安定バイアス状態になる。一方前段
増幅回路（３）の正入力端子には入力コンデンサ（１）
が接続されている為に、前記前段増幅回路（３）の正入
力端子の電圧は、抵抗（７）及び（８）と入力コンデン
サ（１）とで決まる時定数で立上り、電源投入から一定
時間、前記前段増幅回路（３）の出力電圧が低い値にな
る。その結果、後段増幅回路（４）の正入力端子の電圧
が負入力端子の電圧よりも高くなり、出力端子（５）に
急速に立上る電圧が発生し、大きなショック音が発生す
る。
前記ショック音の発生を防止する為には、電源投入から
一定時間、後段増幅回路にミューティングをかければよ
い。通常前記ミューティングを行う為には、特別の時定
数回路を準備し、該時定数回路の時定数を利用する方法
がとられている。これについては、特公昭59-46441号公
報、実開昭59-157321号公報等に詳述されている。
一定時間、後段増幅回路にミューティングをかければよ
い。通常前記ミューティングを行う為には、特別の時定
数回路を準備し、該時定数回路の時定数を利用する方法
がとられている。これについては、特公昭59-46441号公
報、実開昭59-157321号公報等に詳述されている。
（ハ）考案が解決しようとする問題点 しかしながら、ミューティングを行う為に格別の時定数
回路を設けることは、回路構成の複雑化を招き、特に増
幅器をIC（集積回路）化する場合には、時定数回路を構
成するコンデンサを前記ICに外付けしなければならない
ので、好ましい方法ではなかった。
回路を設けることは、回路構成の複雑化を招き、特に増
幅器をIC（集積回路）化する場合には、時定数回路を構
成するコンデンサを前記ICに外付けしなければならない
ので、好ましい方法ではなかった。
（ニ）問題点を解決するための手段 本考案は、上述の点に鑑み成されたもので、前段増幅回
路と後段増幅回路との間に反転型のミューティング増幅
回路を配置し、入力コンデンサの時定数を利用してミュ
ーティングを行う点を特徴とするものである。
路と後段増幅回路との間に反転型のミューティング増幅
回路を配置し、入力コンデンサの時定数を利用してミュ
ーティングを行う点を特徴とするものである。
（ホ）作用 本考案に依れば、電源投入から入力コンデンサが充電さ
れる迄の期間、前段増幅回路の出力電圧を低く押さえ、
ミューティング増幅回路の出力電圧を高く維持出来るの
で、前記期間中出力端子の電圧を低下させておくことが
出来、ミューティングを行うことが出来る。
れる迄の期間、前段増幅回路の出力電圧を低く押さえ、
ミューティング増幅回路の出力電圧を高く維持出来るの
で、前記期間中出力端子の電圧を低下させておくことが
出来、ミューティングを行うことが出来る。
（ヘ）実施例 第１図は、本考案の一実施例を示すもので、（９）は入
力信号源、（10）は信号源抵抗、（11）は入力コンデン
サ、（12）は正入力端子に前記入力信号源（９）からの
入力信号とバイアス端子（13）からのバイアス電圧（＋
VB）とが印加され、負入力端子に自己の出力端子に得ら
れる出力信号が帰還される前段増幅回路、（14）は負入
力端子に前段増幅回路（12）の出力信号と自己の出力端
子に得られる出力信号とが印加され、正入力端子にバイ
アス電圧が印加されるミューティング用増幅回路、（1
5）は負入力端子にミューティング用増幅回路（14）の
出力信号と自己の出力端子に得られる出力信号とが印加
され、正入力端子にバイアス電圧が印加される後段増幅
回路、及び（16）は増幅された出力信号が得られる出力
端子である。尚、第１図の前段増幅回路（12）及び後段
増幅回路（15）は、第２図の前段増幅回路（３）及び後
段増幅回路（４）と同一のものである。
力信号源、（10）は信号源抵抗、（11）は入力コンデン
サ、（12）は正入力端子に前記入力信号源（９）からの
入力信号とバイアス端子（13）からのバイアス電圧（＋
VB）とが印加され、負入力端子に自己の出力端子に得ら
れる出力信号が帰還される前段増幅回路、（14）は負入
力端子に前段増幅回路（12）の出力信号と自己の出力端
子に得られる出力信号とが印加され、正入力端子にバイ
アス電圧が印加されるミューティング用増幅回路、（1
5）は負入力端子にミューティング用増幅回路（14）の
出力信号と自己の出力端子に得られる出力信号とが印加
され、正入力端子にバイアス電圧が印加される後段増幅
回路、及び（16）は増幅された出力信号が得られる出力
端子である。尚、第１図の前段増幅回路（12）及び後段
増幅回路（15）は、第２図の前段増幅回路（３）及び後
段増幅回路（４）と同一のものである。
次に動作を説明する。入力信号源（９）から発生する入
力信号は、利得「１」の前段増幅回路（12）で増幅さ
れ、ミューティング用増幅回路（14）の負入力端子に印
加される。そして、前記ミューティング用増幅回路（1
4）で反転増幅された後、後段増幅回路（15）の負入力
端子に印加され、該後段増幅回路（15）で更に反転増幅
される。その場合、ミューティング用増幅回路（14）の
利得を「１」、後段増幅回路（15）の利得を「Ｇ」とす
れば、あるいはミューティング用増幅回路（14）の利得
を「G1」、後段増幅回路（15）の利得を「G2」としG1×
G2＝Ｇとすれば、第１図の増幅器の総合利得と第２図の
増幅器の総合利得とを等しくすることが出来る。
力信号は、利得「１」の前段増幅回路（12）で増幅さ
れ、ミューティング用増幅回路（14）の負入力端子に印
加される。そして、前記ミューティング用増幅回路（1
4）で反転増幅された後、後段増幅回路（15）の負入力
端子に印加され、該後段増幅回路（15）で更に反転増幅
される。その場合、ミューティング用増幅回路（14）の
利得を「１」、後段増幅回路（15）の利得を「Ｇ」とす
れば、あるいはミューティング用増幅回路（14）の利得
を「G1」、後段増幅回路（15）の利得を「G2」としG1×
G2＝Ｇとすれば、第１図の増幅器の総合利得と第２図の
増幅器の総合利得とを等しくすることが出来る。
次に、電源投入時の動作を、第３図を参照しながら説明
する。時刻t1に電源を投入すると、第３図（イ）に示す
如く電源電圧が直ちに＋VCCに上昇し、バイアス端子（1
3）に印加されるバイアス電圧も第３図（ロ）に示す如
く、直ちに＋VBに上昇する。その時、前段増幅回路（1
2）の正入力端子の電圧は、入力コンデンサ（11）が放
電状態にある為、第３図（ハ）に示す如く、 （ただし、Rgは信号源抵抗（10）の抵抗値、R1はバイア
ス抵抗（17）の抵抗値）迄急速に上昇し、その後C1（R1
＋Rg）の時定数（ただし、C1は入力コンデンサ（11）の
容量）で＋VB迄上昇する。その為、前段増幅回路（12）
の出力電圧も第３図（ハ）に示す如く成る。前記第３図
（ハ）に示す電圧がミューティング用増幅回路（14）の
負入力端子に印加されると、前記ミューティング用増幅
回路（14）の正入力端子にはバイアス電圧（＋VB）が印
加されているので、前記ミューティング増幅回路（14）
の出力端子に第３図（ニ）に示す如く、時刻t1で電源電
圧（＋VCC）迄上昇し、前段増幅回路（12）の出力電圧
がバイアス電圧近傍に上昇するまで電源電圧を維持し、
前記バイアス電圧近傍に達した後下降を開始して、バイ
アス電圧に収束する出力電圧V2が得られる。しかして、
前記第３図（ニ）に示す電圧が負入力端子に印加される
と、正入力端子にバイアス電圧（＋VB）が印加されてい
る後段増幅回路（15）の出力電圧は、時刻t1に零にな
り、その状態はミューティング用増幅回路（14）の出力
電圧が＋VBに低下する迄継続する。時刻t2になり、前記
ミューティング用増幅回路（14）の出力電圧が略バイア
ス電圧（＋VB）に達すると、第３図（ホ）に示す如く後
段増幅回路（15）の出力電圧が負帰還動作により徐々に
上昇を開始し、所定値V2になる。尚、所定値V2は、後段
増幅回路（15）を達成するときの設計値で決定される値
である。従って、出力端子（16）に得られる電圧は、電
源投入（時刻t1）から時刻t2迄の期間零になり、その時
間がミューティング時間となる。前記ミューティング時
間は、入力コンデンサ（11）の容量とバイアス抵抗（1
7）の抵抗値に応じて決まるから、前記ミューティング
時間を長くする場合は前記容量もしくは抵抗値を大にす
ればよく、短くする場合は小にすればよい。通常、ミュ
ーティング時間は、約１秒程度であるから、前記容量及
び抵抗値を適切に設定すれば、正しくミューティングを
行うことが出来る。
する。時刻t1に電源を投入すると、第３図（イ）に示す
如く電源電圧が直ちに＋VCCに上昇し、バイアス端子（1
3）に印加されるバイアス電圧も第３図（ロ）に示す如
く、直ちに＋VBに上昇する。その時、前段増幅回路（1
2）の正入力端子の電圧は、入力コンデンサ（11）が放
電状態にある為、第３図（ハ）に示す如く、 （ただし、Rgは信号源抵抗（10）の抵抗値、R1はバイア
ス抵抗（17）の抵抗値）迄急速に上昇し、その後C1（R1
＋Rg）の時定数（ただし、C1は入力コンデンサ（11）の
容量）で＋VB迄上昇する。その為、前段増幅回路（12）
の出力電圧も第３図（ハ）に示す如く成る。前記第３図
（ハ）に示す電圧がミューティング用増幅回路（14）の
負入力端子に印加されると、前記ミューティング用増幅
回路（14）の正入力端子にはバイアス電圧（＋VB）が印
加されているので、前記ミューティング増幅回路（14）
の出力端子に第３図（ニ）に示す如く、時刻t1で電源電
圧（＋VCC）迄上昇し、前段増幅回路（12）の出力電圧
がバイアス電圧近傍に上昇するまで電源電圧を維持し、
前記バイアス電圧近傍に達した後下降を開始して、バイ
アス電圧に収束する出力電圧V2が得られる。しかして、
前記第３図（ニ）に示す電圧が負入力端子に印加される
と、正入力端子にバイアス電圧（＋VB）が印加されてい
る後段増幅回路（15）の出力電圧は、時刻t1に零にな
り、その状態はミューティング用増幅回路（14）の出力
電圧が＋VBに低下する迄継続する。時刻t2になり、前記
ミューティング用増幅回路（14）の出力電圧が略バイア
ス電圧（＋VB）に達すると、第３図（ホ）に示す如く後
段増幅回路（15）の出力電圧が負帰還動作により徐々に
上昇を開始し、所定値V2になる。尚、所定値V2は、後段
増幅回路（15）を達成するときの設計値で決定される値
である。従って、出力端子（16）に得られる電圧は、電
源投入（時刻t1）から時刻t2迄の期間零になり、その時
間がミューティング時間となる。前記ミューティング時
間は、入力コンデンサ（11）の容量とバイアス抵抗（1
7）の抵抗値に応じて決まるから、前記ミューティング
時間を長くする場合は前記容量もしくは抵抗値を大にす
ればよく、短くする場合は小にすればよい。通常、ミュ
ーティング時間は、約１秒程度であるから、前記容量及
び抵抗値を適切に設定すれば、正しくミューティングを
行うことが出来る。
（ト）考案の効果 以上述べた如く、本考案に依れば、時定数を定める為の
時定数回路を格別に設けること無く電源投入時のショッ
ク音を防止し得るミューティング回路を提供出来る。特
に、外付のコンデンサを格別に必要としないので、本願
に係るミューティング回路をIC化された増幅器に用いれ
ば、外付素子の減少、外付ピンの削減が計れる。
時定数回路を格別に設けること無く電源投入時のショッ
ク音を防止し得るミューティング回路を提供出来る。特
に、外付のコンデンサを格別に必要としないので、本願
に係るミューティング回路をIC化された増幅器に用いれ
ば、外付素子の減少、外付ピンの削減が計れる。
第１図は、本考案の一実施例を示す回路図、第２図は従
来の増幅器を示す回路図、第３図（イ）乃至（ホ）は本
考案の説明に供する為の特性図、及び第４図は従来の増
幅回路の具体回路例である。 主な図番の説明 （11）……入力コンデンサ、（12）……前段増幅回路、
（14）……ミューティング増幅回路、（15）……後段増
幅回路、（17）……バイアス抵抗。
来の増幅器を示す回路図、第３図（イ）乃至（ホ）は本
考案の説明に供する為の特性図、及び第４図は従来の増
幅回路の具体回路例である。 主な図番の説明 （11）……入力コンデンサ、（12）……前段増幅回路、
（14）……ミューティング増幅回路、（15）……後段増
幅回路、（17）……バイアス抵抗。
Claims (1)
- 【請求項１】電源投入時に増幅器からショック音が発生
するのを防止する為のミューティング回路であって、正
負入力端子と出力端子とを備え、入力信号が入力コンデ
ンサを介して正入力端子に印加されるとともにバイアス
電圧が前記正入力端子に印加され、自己の出力信号が負
入力端子に負帰還される前段増幅回路と、該前段増幅回
路の出力信号が負入力端子に印加されるとともに自己の
出力信号が前記負入力端子に負帰還され、バイアス電圧
が正入力端子に印加されるミューティング用増幅回路
と、該ミューティング用増幅回路の出力信号が負入力端
子に印加されるとともに自己の出力信号が前記負入力端
子に負帰還され、バイアス電圧が正入力端子に印加され
る後段増幅回路とから成るミューティング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985143025U JPH0722899Y2 (ja) | 1985-09-19 | 1985-09-19 | ミュ−ティング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985143025U JPH0722899Y2 (ja) | 1985-09-19 | 1985-09-19 | ミュ−ティング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62129816U JPS62129816U (ja) | 1987-08-17 |
| JPH0722899Y2 true JPH0722899Y2 (ja) | 1995-05-24 |
Family
ID=31052318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985143025U Expired - Lifetime JPH0722899Y2 (ja) | 1985-09-19 | 1985-09-19 | ミュ−ティング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722899Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0112411Y2 (ja) * | 1980-09-22 | 1989-04-11 |
-
1985
- 1985-09-19 JP JP1985143025U patent/JPH0722899Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62129816U (ja) | 1987-08-17 |
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