JPH07231000A - 低雑音ｐｎｐバイポーラトランジスタ及びその製造方法 - Google Patents

低雑音ｐｎｐバイポーラトランジスタ及びその製造方法

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JPH07231000A
JPH07231000A JP6254137A JP25413794A JPH07231000A JP H07231000 A JPH07231000 A JP H07231000A JP 6254137 A JP6254137 A JP 6254137A JP 25413794 A JP25413794 A JP 25413794A JP H07231000 A JPH07231000 A JP H07231000A
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JP
Japan
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region
annular
transistor
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doping level
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JP6254137A
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English (en)
Inventor
Flavio Villa
ビラ フラビオ
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STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
SGS Thomson Microelectronics SRL
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/01—Bipolar transistors-ion implantation

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  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 種々の要求に適合できる柔軟性のある解決法
で雑音を低減すると共に高い降伏電圧を保証するように
設計されたトランジスタを提供する。 【構成】 低雑音ＰＮＰバイポーラトランジスタは、そ
の表面部分内でエミッタ領域４５を横方向から囲むしゃ
断領域４７を備えている。このしゃ断領域は、トランジ
スタの表面部分を実際にターンオフさせるような導電度
を有しており、これによってトランジスタは、バルク部
分内で主に動作する。しゃ断領域は、エミッタ領域４５
及びコレクタ領域４９間に配置されたＮ+ 型高不純物濃
度ベース領域４７によって形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、低雑音ＰＮＰバイポー
ラトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】公知のように、電子デバイスにおいて
「雑音」という用語は、デバイスの端子における電流又
は電圧の不規則な揺らぎを表わしており、これはデバイ
スによって扱うことのできる最小信号レベルを大幅に制
限してしまう。
【０００３】各デバイスにおける雑音は、種々の物理的
な原因によるものであり、それらの幾つかは前から知ら
れている。特に関心を持たれているものとしては、「フ
リッカ」雑音（１／ｆ雑音とも表わされる）及び「バー
スト」雑音が知られている。前者のフリッカ雑音は全て
のデバイスに存在しており、後者のバースト雑音はかな
りの割合でデバイスに存在している。
【０００４】フリッカ雑音は、デバイスの表面層内にキ
ャリヤがトラップされたことによる、即ち半導体−酸化
物インタフェースにおけるトンネル効果による、複数の
キャリヤの揺らぎによって引き起こされるものであると
一般に認められている。受け入れられている理論によれ
ば、半導体内のキャリヤは、トンネル酸化層内で所定の
距離をおいて、トラップ準位で連絡しており、再放出さ
れるまでしばらくの間トラップされた状態のままとな
る。特にトランジスタの場合、フリッカ雑音の発生源
は、ベース−エミッタ接合部に位置している。
【０００５】フリッカ雑音は、オペレーショナルアンプ
の入力トランジスタ及びオーディオ用のプリアンプの場
合に、特に好ましくない。
【０００６】一方、バースト雑音は、電流が２つ又はそ
れ以上の一定値の間を急激に変動することに起因してい
る。変動周波数は、非常に低い（１Ｈｚ未満）か又は高
い（数百Ｈｚ）値であろう。後者の場合、バースト雑音
はフリッカ雑音とかなり混同するであろう。このタイプ
の雑音は、一般に、欠陥の存在、金属の含有及び接合の
空間電荷領域における析出に起因するものとされてい
る。電流の揺らぎは、伝導にあずかる欠陥が存在すれば
その程度に依存する。バースト雑音がゲッタ等の欠陥低
減工程によって減少するという事実は、この理論を裏書
きしている。
【０００７】
【発明が解決しようとする課題】公知のように、フリッ
カ雑音及びバースト雑音を減少させるためには、所与の
コレクタ電流ＩC に対してのベース電流ＩB 及び固有ベ
ース抵抗ｒbb' （エミッタの下側）を減少させ、入力雑
音等価電流Ｉn （これはベース電流ＩB の平方根に比例
する）及び雑音等価電圧Ｖn （これは固有ベース抵抗に
比例する）を減少させることが必要である。このよう
に、従来はベース電流を減少させる（これによってトラ
ンジスタのゲインを増大させる）こと及び固有ベース抵
抗を減少させることによって上述の問題を解決すべく研
究がなされていた。しかしながらこのような解決法によ
ると、パンチスルー現象によって低い降伏電圧、特に短
絡されたベースでの低いコレクタ−エミッタ降伏電圧Ｂ
ＶCES （ベースに短絡されたエミッタにより測定）を与
えてしまう。
【０００８】従って本発明の目的は、種々の要求に適合
できる柔軟性のある解決法で雑音を低減すると共に高い
降伏電圧を保証するように設計されたトランジスタを提
供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、表面部
分及び深いバルク部分を規定する半導体材料層内に集積
されたエミッタ領域と、ベース領域と、コレクタ領域と
を備えている低雑音ＰＮＰバイポーラトランジスタであ
って、表面部分内でエミッタ領域を横方向から囲んでお
り、当該トランジスタをバルク部分内で主に動作させる
ためのしゃ断領域をさらに備えている低雑音ＰＮＰバイ
ポーラトランジスタが提供される。
【００１０】
【作用】本発明によるトランジスタは、実際に、バルク
部分のみで動作し、表面部分ではほとんど動作しないの
で、降伏電圧を低下させることなくかつ少なくともほと
んどの場合にマスクの追加が不要であり、しかもフリッ
カ雑音を最小にすることができる。
【００１１】
【実施例】本発明のこれに限定されない好ましい実施態
様について、添付図面を参照した実施例を用いて以下に
説明する。
【００１２】図１は、Ｐ型基板２１と、Ｎ型エピタキシ
ャル層２２と、接合分離領域２３（２段階の製造工程に
よって下部２３ａ及び上部２３ｂから形成されている）
と、埋込領域２４と、Ｐ型エミッタ領域２５と、Ｐ型コ
レクタ領域２６と、コレクタ領域２６を囲むＰ型リング
２７（Ｐ型ウエル２７）と、ベースコンタクト位置のＮ
+ 型高不純物濃度領域２８とを有する公知のＰＮＰトラ
ンジスタを示している。
【００１３】図１の公知のトランジスタは、多くの表面
現象の影響を受けてフリッカ雑音を発生し、さらに高い
ベース総抵抗（高不純物濃度領域２８、エピタキシャル
層２２及び埋込領域２４を含んでいる）の影響を受けて
望ましい値より劣化した雑音レベルとなってしまう。
【００１４】図２は、本発明によるＰＮＰトランジスタ
の第１の実施例を示している。この実施例では、トラン
ジスタは、Ｐ型基板４１と、Ｎ型エピタキシャル層４２
と、Ｎ+ 型埋込領域４３と、Ｐ+ 型接合分離領域４４
（２段階の製造工程によって下部４４ａ及び上部４４ｂ
から形成されている）とを含むシリコンウエハ内に形成
されている。エピタキシャル層４２内にはウエハの表面
に面して、Ｐ+ 型エミッタ領域４５と、エミッタ領域４
５を囲みこれに隣接するＰ型環状領域４６と、環状領域
４６を囲みこれに隣接するＮ+ 型高不純物濃度ベース領
域４７と、高不純物濃度ベース領域４７を囲みこれに隣
接するＰ- 型ウエル４８と、ウエル４８を囲みこれに隣
接するＰ+ 型の深いコレクタ領域４９と、深いコレクタ
領域４９の内側にあるがウエハの表面５１に面してい
る、コレクタコンタクトＣとの接続用のＰ型内側コレク
タ領域５０とが形成されている。図２は、ベースコンタ
クトＢ及びエミッタコンタクトＥをも概略的に示してい
る。
【００１５】ウエル領域４８は、環状領域４６より、従
って深いコレクタ領域４９より低濃度にドープされてい
る。例えば、ウエル領域４８が数ＫΩ／□のシート抵抗
ＲSを有するのに対して、環状領域４６は約１００〜２
００Ω／□のシート抵抗ＲSを有し、深いコレクタ領域
４９は約１０Ω／□のシート抵抗ＲS を有している。一
方、高不純物濃度ベース領域４７は約２〜３Ω／□のシ
ート抵抗ＲS を有している。
【００１６】図２のトランジスタにおいて、エミッタ領
域４５とコレクタ領域４９及び５０との間に高不純物濃
度ベース領域４７を配置することにより、トランジスタ
が主にバルク部分内で、即ちエピタキシャル領域の深い
内部で、動作するようになされ、さらに、電荷キャリヤ
（正孔）の通路を表す矢印で概略的に示されているよう
にトランジスタの表面部分をしゃ断できる。さらに、表
面部分が輸送動作に介在しないことにより、フリッカ雑
音を減少させることができる。
【００１７】高不純物濃度ベース領域４７をエミッタ領
域４５の近くに配置することにより、ベース抵抗を大幅
に低減することができ、フリッカ雑音をさらに減少させ
ることができる。
【００１８】図２のトランジスタにおいて、エミッタ領
域４５と高不純物濃度ベース領域４７との間のＰ型環状
領域４６は、漏れ電流を含むことが公知であるＮ+ ／Ｐ
+ 接合を避けるために必要である。同様に、ウエル領域
４８も領域４７及び４９間の漏れ電流を防止している。
【００１９】さらに図２のトランジスタは、小さなチャ
ネル幅ＷB を有すること及び寄生バーティカルトランジ
スタ（基板４１、埋込層４３、エピタキシャル層４２及
びエミッタ領域４５によって形成されている）のゲイン
を低減させたことによって、より高いゲイン（従って図
１の従来のトランジスタより低い雑音）を有している。
【００２０】特に、コレクタ−エミッタ接合に印加され
る電圧の一部を支えることができる軽くドープされたＰ
ウエル領域４８が存在することによって、コレクタ−エ
ミッタ降伏電圧を低下させることなくチャネル幅ＷB を
小さくすることが可能となっている。
【００２１】エミッタ領域４５が充分なコレクタ面積を
「見る」ことを可能とし充分な電流の収集を保証する深
いコレクタ領域４９が存在することによって、寄生トラ
ンジスタのゲインを低減させることができる。コレクタ
領域４９が大面積であるために、エッチング工程におけ
る要求も満足させつつエミッタの面積を最小に維持する
ことができる。その結果、寄生コレクタ電流（基板４１
に向かって流れる）を減少させ、寄生バーティカルＰＮ
Ｐトランジスタのゲインを低減させることができる。コ
レクタ領域４９は、接合分離領域４４の上部４４ｂと同
時に形成され、従ってマスクの追加は不要である。
【００２２】内側のコレクタ領域５０はラテラルＰＮＰ
トランジスタの動作に必須のものではなく、コンタクト
が開口している位置でコレクタ領域を覆う酸化層の厚み
（これは領域４５及び４７を覆う酸化層の厚みに等し
い）を保証するためのみに設けられている。
【００２３】さらに、図２のトランジスタは、図１の従
来のトランジスタより高いアーリー電圧ＶA を有してい
る。
【００２４】図２の構造は、標準的な工程に比較して追
加のマスクを何等必要としない。実際に、既に述べたよ
うに、深いコレクタ領域４９は接合分離領域４４の上部
４４ｂと同時に形成され、内側のコレクタ領域５０は標
準的トランジスタのコレクタ領域２６（図１）と等価で
あり環状領域４６と同時に形成され、Ｐウエルマスクは
標準工程（図１の標準的トランジスタの領域２７を作成
するためのもの）に既に含まれている。
【００２５】従って、分離領域４４の下部４４ａを形成
するための基板４１へのＰイオン打ち込みに続いて、図
２のトランジスタを製造するための典型的な工程は、エ
ピタキシャル層４２の成長と、分離領域４４の上部４４
ｂ及び深いコレクタ領域４９の同時形成と、ウエル領域
４８の形成と、環状領域４６の形成と、エミッタ領域４
５及び高不純物濃度ベース領域４７の形成という一連の
工程を含んでいる。
【００２６】図２のトランジスタ内において、領域４６
及び４８間のチャネル幅ＷB は、環状領域４８及びウエ
ル領域４８間の距離がそれぞれのマスクのアライメント
ミスによって変動する可能性があるので、ある程度の不
正確性を有している。この問題を解決するために、図３
に示すごとき構造が採用され得る。この構造は、Ｐ型環
状領域４６が図３ではより軽くドープされた環状ウエル
領域４６′に置き換えられていることを除いて、図２の
構造と同一である（従って、対応する領域には同じ参照
番号が使用されている）。環状領域４６′はウエル領域
４８と同じマスクを用いて形成され、従ってチャネル幅
ＷB ′はマスクのアライメントミスに影響されない。
【００２７】図３のトランジスタにおいても、領域４６
に比して領域４６′のドーピングレベルを低下させるこ
とによって寄生バーティカルＰＮＰトランジスタのゲイ
ンを低減している。しかしながら、環状ウエル領域４
６′の面積は、寄生トランジスタのゲインをできるだけ
小さく保つために前述のごとく最小とせねばならない。
【００２８】図４〜図６には、本発明の他の実施例が示
されている。これらの実施例では、シリコンエピタキシ
ャル結晶に印加されるストレスが図２及び図３の実施例
に比して低くなっている。
【００２９】図４〜図６の実施例は、薄いベース領域を
有している点を特徴としている。この構造によれば、高
濃度のドープ領域を薄い層に制限してドープされた原子
の総数（及びこれに伴う欠陥）を制限すると共に固有ベ
ース抵抗ｒbb′を減少させるので、バースト雑音に対す
る感度が低くなる。非常に薄いベース領域を設けること
により、図２及び図３のトランジスタに存在する深いコ
レクタ領域を除去することができ、エミッタ領域は実際
に直接的にコレクタ領域を「見る」ことができ、深い領
域が電荷を集める必要がなくなる。
【００３０】特に図４の構造は、Ｎ型エピタキシャル層
６０内に、このエピタキシャル層６０の表面に全て面し
た、Ｐ+ 型エミッタ領域６１と、高不純物濃度Ｎ+ 型ベ
ース領域６２と、Ｐ型コレクタ領域６３とを備えてい
る。Ｐ型の桶（ｔｕｂ）状領域６６は横方向及び下方向
からエミッタ領域６１を囲んでおりかつ高不純物濃度ベ
ース領域６２の内側の横方向エッジに隣接している。こ
れもＰ型の環状領域６７はコレクタ領域６３の内側の横
方向エッジで下方向からこのコレクタ領域６３を囲んで
おり、高不純物濃度ベース領域６２の外側の横方向エッ
ジ６８まで囲んでいる。図示されてないが、図４の構造
におけるＮ型及びＰ型領域は。図３の実施例と同様に、
円形の対称な構成となっている。
【００３１】高不純物濃度ベース領域６２は、０．３〜
０．６μｍの、典型的には０．５μｍという深さを有し
ており、標準的なベース領域の約１〜３μｍという通常
の深さに比して非常に薄くなっている。従って、このよ
うな薄い層は、ＰＮＰトランジスタのゲインに不利な影
響を与えることはない。桶状領域６６及び環状領域６７
は、本トランジスタを含む集積回路のＰウエルを形成す
る工程と同じ工程で形成され、従って特別のマスキング
工程又はデポジション工程を必要としない。
【００３２】図５の構造は、高不純物濃度ベース領域６
２′が、図４の領域６２と同様の薄い部分７０と高不純
物濃度ベース領域６２′の外側のエッジ７３の位置に形
成された深い部分７１とを備えている点を除いて図４の
構造と同様である。従って、このような外側エッジ７３
は、図４のベース領域６２のエッジより大きい曲率半径
を有する。外側エッジ７３がより大きい曲率半径を有す
ることにより、図５の構造は、ベース−コレクタ接合に
おいてより高い降伏電圧を有することとなる。即ち、こ
のベース−コレクタ接合は、図４のトランジスタより高
い電圧に耐えることができる。しかしながら、図５のト
ランジスタのゲインは図４のトランジスタとほぼ同じで
ある。
【００３３】図５の構造において、環状領域６７′は、
図４の環状領域６７より大きな幅を有しており、ベース
領域６２′のエッジ７３の少なくとも一部を囲んでい
る。
【００３４】高不純物濃度ベース領域の深い部分７１
は、ＮＰＮトランジスタのＮ+ エミッタ領域の形成と同
じ工程で形成され、従ってこの部分７１はそのＮ+ エミ
ッタ領域と同じ深さを有している。さらに、この深い部
分７１がＮＰＮトランジスタのエミッタ領域と同じ製造
工程で形成されるので特別のマスクは不要となる。
【００３５】しかしながら、図５の構造は、図４の構造
より高いベース電荷レベルを有しているのでゲインの減
少が生じるかもしれない。この問題を解決するために、
図６の構造が使用可能である。図６の構造は、環状領域
６７″が、図５の領域６７′より幅広であり、高不純物
濃度ベース領域６２″の深い部分７１を完全に囲んでい
る点を除いて図５の構造と同様である。さらに、薄い部
分７０′が、図５の対応する部分７０より僅かに幅広で
ある。従って図６の構造によれば、図４の構造のように
ベース電荷に影響を与えない。その結果、図６の構造は
図４の構造と同じゲインを有し、図５の構造と同じ耐圧
能力を有することとなる。
【００３６】以上述べたトランジスタの構成及びその製
造方法について、本発明の範囲を逸脱することなく、当
業者が変更できることは明らかである。特に、本発明の
トランジスタを形成する領域の形状及び寸法は図示した
及び記述した内容と異なるかもしれない。
【図面の簡単な説明】
【図１】公知のＰＮＰ型トランジスタを収容したシリコ
ンウエハの斜視断面図である。
【図２】本発明の第１の実施例のＰＮＰ型トランジスタ
を収容したシリコンウエハの斜視断面図である。
【図３】本発明の他の実施例のＰＮＰ型トランジスタを
収容したシリコンウエハの断面図である。
【図４】本発明のさらに他の実施例のＰＮＰ型トランジ
スタを収容したシリコンウエハの断面図である。
【図５】本発明のまたさらに他の実施例のＰＮＰ型トラ
ンジスタを収容したシリコンウエハの断面図である。
【図６】本発明の他の実施例のＰＮＰ型トランジスタを
収容したシリコンウエハの断面図である。
【符号の説明】
４１ Ｐ型基板 ４２、６０ Ｎ型エピタキシャル層 ４３ Ｎ+ 型埋込領域 ４４ Ｐ+ 型接合分離領域 ４４ａ 下部 ４４ｂ 上部 ４５、６１ Ｐ+ 型エミッタ領域 ４６ Ｐ型環状領域 ４６′、６７、６７′、６７″ Ｐ- 型環状領域 ４７、６２、６２′、６２″ Ｎ+ 型高不純物濃度ベー
ス領域 ４８ Ｐ- 型ウエル ４９ Ｐ+ 型の深いコレクタ領域 ５０、６３ Ｐ型内部コレクタ領域 ５１、６４ ウエハの表面 ６６ 桶状領域

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 表面部分及び深いバルク部分を規定する
    半導体材料層（４２；６０）内に集積されたエミッタ領
    域（４５；６１）と、ベース領域（４２，４７；６２；
    ６２′，６２″，６０）と、コレクタ領域（４９，５
    ０；６３，６７；６７′；６７″）とを備えている低雑
    音ＰＮＰバイポーラトランジスタであって、前記表面部
    分内で前記エミッタ領域（４５；６１）を横方向から囲
    んでおり、当該トランジスタを前記バルク部分内で主に
    動作させるためのしゃ断領域（４７；６２；６２′；６
    ２″）をさらに備えていることを特徴とする低雑音ＰＮ
    Ｐバイポーラトランジスタ。
  2. 【請求項２】 前記ベース領域が、前記エミッタ領域
    （４５；６１）を横方向から囲んでおりかつ前記表面部
    分内に配置されたＮ型環状領域（４７；６２；６２′，
    ６２″）を備えており、前記半導体材料層（４２；６
    ０）がＮ型であって第１のドーピングレベルを有してお
    り、前記環状領域が前記第１のドーピングレベルより高
    い第２のドーピングレベルを有していることを特徴とす
    る請求項１に記載のトランジスタ。
  3. 【請求項３】 前記Ｎ型環状領域（４７；６２；６
    ２′；６２″）がベースコンタクト（Ｂ）に接続されて
    いることを特徴とする請求項２に記載のトランジスタ。
  4. 【請求項４】 前記コレクタ領域が、前記半導体材料層
    （４２）内に上側分離拡散によって形成されておりかつ
    前記Ｎ型環状領域（４７）を横方向から囲む深い環状層
    （４９）を備えていることを特徴とする請求項２又は３
    に記載のトランジスタ。
  5. 【請求項５】 前記エミッタ領域（４５）が第３のドー
    ピングレベルを有しており、当該トランジスタが、前記
    表面部分内の前記エミッタ領域（４５）及び前記環状領
    域（４７）間にこれらと隣接して配置されたＰ型環状層
    （４６；４６′）を備えており、該環状層が前記第３の
    ドーピングレベルより低い第４のドーピングレベルを有
    していることを特徴とする請求項２に記載のトランジス
    タ。
  6. 【請求項６】 当該トランジスタが、前記表面部分内の
    前記環状領域（４７）及び前記コレクタ領域（４９）間
    にこれらと隣接して配置されたＰ型ウエル領域（４８）
    をさらに備えていることを特徴とする請求項５に記載の
    トランジスタ。
  7. 【請求項７】 前記ウエル領域（４８）が、前記環状層
    （４６′）と同じドーピングレベル及び同じ深さを有し
    ていることを特徴とする請求項６に記載のトランジス
    タ。
  8. 【請求項８】 前記Ｎ型環状領域（６２；６２′；６
    ２″）が、０．３〜０．６μｍという深さを有する薄い
    領域であることを特徴とする請求項２に記載のトランジ
    スタ。
  9. 【請求項９】 前記エミッタ領域（６１）が第３のドー
    ピングレベルを有しており、当該トランジスタが、前記
    表面部分内の前記エミッタ領域（６１）及び前記環状領
    域（６２；６２′；６２″）間に配置されたＰ型桶領域
    （６６）と、前記第３のドーピングレベルより低い第６
    のドーピングレベルを有しているＰ型環状ウエル領域
    （６７；６７′；６７″）とを備えており、前記桶領域
    （６６）が前記第３のドーピングレベルより低い第５の
    ドーピングレベルを有していると共に前記エミッタ領域
    を横方向及び下方向から囲んでおり、前記環状ウエル領
    域が前記コレクタ領域（６３）を横方向及び下方向から
    囲んでいることを特徴とする請求項８に記載のトランジ
    スタ。
  10. 【請求項１０】 前記Ｎ型環状領域（６２′；６２″）
    が、前記コレクタ領域（６３）に面する横方向エッジ
    （７３）を有する深い部分（７１）を備えており、前記
    環状ウエル領域（６７′；６７″）が、前記Ｎ型環状領
    域の前記深い部分を少なくとも前記横方向エッジ位置で
    囲んでいることを特徴とする請求項９に記載のトランジ
    スタ。
  11. 【請求項１１】 表面部分及び深いバルク部分を規定す
    る半導体材料層（４２）内に集積されたエミッタ領域
    （４５）と、ベース領域（４２，４７）と、コレクタ領
    域（４９，５０）とを備えている低雑音ＰＮＰバイポー
    ラトランジスタを製造する方法であって、前記半導体材
    料層の前記表面部分内における、前記エミッタ領域を横
    方向から囲む位置に、当該トランジスタを前記バルク部
    分内で主として動作させるためのしゃ断領域を形成する
    段階を備えていることを特徴とする低雑音ＰＮＰバイポ
    ーラトランジスタの製造方法。
  12. 【請求項１２】 Ｎ型半導体材料層内に上側分離領域及
    び深い環状コレクタ領域を同時に形成する段階と、前記
    半導体材料層及び前記表面部分内に、前記深いコレクタ
    領域によって距離を置いて囲まれたＰ型エミッタ領域を
    形成する段階と、前記半導体材料層及び前記表面部分内
    に、前記エミッタ領域及び前記深いコレクタ領域間に挿
    入されたＮ型環状領域を形成する段階とを備えているこ
    とを特徴とする請求項１１に記載の製造方法。
  13. 【請求項１３】 前記半導体材料層及び前記表面部分内
    に、前記エミッタ領域及び前記環状領域間でこれらに隣
    接しておりかつ前記エミッタ領域より低いドーピングレ
    ベルを有するＰ型中間領域を形成する段階と、前記半導
    体材料層及び前記表面部分内に、前記環状領域及び前記
    コレクタ領域間にこれらに隣接したＰ型ウエル領域を形
    成する段階とをさらに備えていることを特徴とする請求
    項１２に記載の製造方法。
  14. 【請求項１４】 前記中間領域を形成する前記段階と前
    記ウエル領域を形成する前記段階とが同一のマスクを用
    いて同時に行われることを特徴とする請求項１３に記載
    の製造方法。
  15. 【請求項１５】 前記深いコレクタ領域の内側に環状の
    コンタクト領域を形成する段階をさらに備えており、前
    記環状コンタクト領域を形成する前記段階と前記中間領
    域を形成する前記段階とが同一のマスクを用いて同時に
    行われることを特徴とする請求項１３に記載の製造方
    法。
JP6254137A 1993-09-27 1994-09-26 低雑音ｐｎｐバイポーラトランジスタ及びその製造方法 Withdrawn JPH07231000A (ja)

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