JPH07240664A - アナログフィルタ - Google Patents
アナログフィルタInfo
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- JPH07240664A JPH07240664A JP2867494A JP2867494A JPH07240664A JP H07240664 A JPH07240664 A JP H07240664A JP 2867494 A JP2867494 A JP 2867494A JP 2867494 A JP2867494 A JP 2867494A JP H07240664 A JPH07240664 A JP H07240664A
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Abstract
(57)【要約】
【目的】 アナログフィルタに関し、アナログ信号処理
の様々な形態に対応できる、汎用性の高いアナログフィ
ルタを提供することを目的とする。 【構成】 第２の電圧／電流変換率可変型積分手段の出
力電圧Ｖout の位相を反転させ入力電圧Ｖinに加算し、
可変可能な電圧利得により増幅して出力する第１の電圧
利得可変手段200 と、可変可能な電圧／電流変換率によ
り第１の電圧利得可変手段の出力電圧を電流に変換後、
積分して出力する第１の電圧／電流変換率可変型積分手
段300 と、第２の電圧／電流変換率可変型積分手段の出
力電圧Ｖout の位相を反転させ、第１の電圧／電流変換
率可変型積分手段の出力と加算し、可変可能な電圧利得
により増幅して出力する第２の電圧利得可変手段600
と、可変可能な電圧／電流変換率により該第２の電圧利
得可変手段の出力電圧を電流に変換後、積分して出力す
る第２の電圧／電流変換率可変型積分手段700 とで構成
する。
の様々な形態に対応できる、汎用性の高いアナログフィ
ルタを提供することを目的とする。 【構成】 第２の電圧／電流変換率可変型積分手段の出
力電圧Ｖout の位相を反転させ入力電圧Ｖinに加算し、
可変可能な電圧利得により増幅して出力する第１の電圧
利得可変手段200 と、可変可能な電圧／電流変換率によ
り第１の電圧利得可変手段の出力電圧を電流に変換後、
積分して出力する第１の電圧／電流変換率可変型積分手
段300 と、第２の電圧／電流変換率可変型積分手段の出
力電圧Ｖout の位相を反転させ、第１の電圧／電流変換
率可変型積分手段の出力と加算し、可変可能な電圧利得
により増幅して出力する第２の電圧利得可変手段600
と、可変可能な電圧／電流変換率により該第２の電圧利
得可変手段の出力電圧を電流に変換後、積分して出力す
る第２の電圧／電流変換率可変型積分手段700 とで構成
する。
Description
【０００１】
【産業上の利用分野】本発明は波形等化などの信号処理
に必須であるところのアナログフィルタに関するもので
ある。通信、情報機器いずれの分野においても、処理す
べき信号の速度は増加の一途をたどり、まだまだディジ
タル処理では対応しきれないところがある。そこで、ア
ナログにおいていかにうまく信号処理を行うことができ
るかが、装置性能の決め手になっていると言っても過言
ではない。本発明は、アナログ信号処理の様々な形態に
対応できる、汎用性の高いアナログフィルタを提供する
ものである。
に必須であるところのアナログフィルタに関するもので
ある。通信、情報機器いずれの分野においても、処理す
べき信号の速度は増加の一途をたどり、まだまだディジ
タル処理では対応しきれないところがある。そこで、ア
ナログにおいていかにうまく信号処理を行うことができ
るかが、装置性能の決め手になっていると言っても過言
ではない。本発明は、アナログ信号処理の様々な形態に
対応できる、汎用性の高いアナログフィルタを提供する
ものである。
【０００２】
【従来の技術】従来のアナログフィルタは、ディスクリ
ート部品によるパッシブフィルタか、もしくはＣＭＯＳ
技術を応用したスイッチドキャパシタ（ＳＣ）フィルタ
が主流であった。前者は高速化には適するが、コイル等
を有するため実装空間を要し、高価であるとともに可変
調整には不可能に近いものがある。後者はＩＣ化が可能
であり広く用いられているが、一般に処理速度が遅く、
また高速なサンプリングクロックを必要とするため、
（雑音の防止のため）他のアナログ回路との分離技術に
一考を要する。
ート部品によるパッシブフィルタか、もしくはＣＭＯＳ
技術を応用したスイッチドキャパシタ（ＳＣ）フィルタ
が主流であった。前者は高速化には適するが、コイル等
を有するため実装空間を要し、高価であるとともに可変
調整には不可能に近いものがある。後者はＩＣ化が可能
であり広く用いられているが、一般に処理速度が遅く、
また高速なサンプリングクロックを必要とするため、
（雑音の防止のため）他のアナログ回路との分離技術に
一考を要する。
【０００３】また、図12に示すように、損失をもつ積分
器17、逆相積分器18、逆相増幅器19により構成され、双
２次伝達関数を実現したＢＩＱＵＡＤ（バイカッド）回
路がある。特に電圧／電流変換手段を用いたＢＩＱＵＡ
Ｄ回路は、スイッチドキャパシタを用いたＢＩＱＵＡＤ
回路よりもはるかに高速であり、磁気記録の分野で広く
用いられているが、あくまで特定用途向けである。
器17、逆相積分器18、逆相増幅器19により構成され、双
２次伝達関数を実現したＢＩＱＵＡＤ（バイカッド）回
路がある。特に電圧／電流変換手段を用いたＢＩＱＵＡ
Ｄ回路は、スイッチドキャパシタを用いたＢＩＱＵＡＤ
回路よりもはるかに高速であり、磁気記録の分野で広く
用いられているが、あくまで特定用途向けである。
【０００４】
【発明が解決しようとする課題】前述したように従来の
ＢＩＱＵＡＤ回路によるアナログフィルタはあくまで特
定用途向けであった。
ＢＩＱＵＡＤ回路によるアナログフィルタはあくまで特
定用途向けであった。
【０００５】したがって本発明は、アナログ信号処理の
様々な形態に対応できる、汎用性の高いアナログフィル
タを提供することを目的とする。
様々な形態に対応できる、汎用性の高いアナログフィル
タを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題点は図１に示す
回路の構成によって解決される。即ち図１において、 （請求項１） ＢＩＱＵＡＤ（バイカッド）回路を使用
するアナログフィルタであって、該ＢＩＱＵＡＤ回路
を、後述する第２の電圧／電流変換率可変型積分手段の
出力からフィードバックされた電圧Ｖout の位相を反転
させ入力電圧Ｖinに加算し、加算値を可変可能な電圧利
得により増幅して出力する第１の電圧利得可変手段200
と、可変可能な電圧／電流変換率により該第１の電圧利
得可変手段の出力電圧を電流に変換後、積分して出力す
る第１の電圧／電流変換率可変型積分手段300 と、該第
２の電圧／電流変換率可変型積分手段の出力からフィー
ドバックされた電圧Ｖout の位相を反転させ、該第１の
電圧／電流変換率可変型積分手段の出力と加算し、加算
値を可変可能な電圧利得により増幅して出力する第２の
電圧利得可変手段600 と、可変可能な電圧／電流変換率
により該第２の電圧利得可変手段の出力電圧を電流に変
換後、積分して出力する第２の電圧／電流変換率可変型
積分手段700 とで構成する。
回路の構成によって解決される。即ち図１において、 （請求項１） ＢＩＱＵＡＤ（バイカッド）回路を使用
するアナログフィルタであって、該ＢＩＱＵＡＤ回路
を、後述する第２の電圧／電流変換率可変型積分手段の
出力からフィードバックされた電圧Ｖout の位相を反転
させ入力電圧Ｖinに加算し、加算値を可変可能な電圧利
得により増幅して出力する第１の電圧利得可変手段200
と、可変可能な電圧／電流変換率により該第１の電圧利
得可変手段の出力電圧を電流に変換後、積分して出力す
る第１の電圧／電流変換率可変型積分手段300 と、該第
２の電圧／電流変換率可変型積分手段の出力からフィー
ドバックされた電圧Ｖout の位相を反転させ、該第１の
電圧／電流変換率可変型積分手段の出力と加算し、加算
値を可変可能な電圧利得により増幅して出力する第２の
電圧利得可変手段600 と、可変可能な電圧／電流変換率
により該第２の電圧利得可変手段の出力電圧を電流に変
換後、積分して出力する第２の電圧／電流変換率可変型
積分手段700 とで構成する。
【０００７】（請求項２） 前記第１の電圧／電流変換
率可変型積分手段および第２の電圧／電流変換率可変型
積分手段を、それぞれコンデンサと抵抗と演算増幅器と
からなる積分手段で置き換えた構成とする。
率可変型積分手段および第２の電圧／電流変換率可変型
積分手段を、それぞれコンデンサと抵抗と演算増幅器と
からなる積分手段で置き換えた構成とする。
【０００８】（請求項３） 請求項１記載のアナログフ
ィルタにおいて、前記第１の電圧利得可変手段への入力
電圧を分岐して入力し、可変可能な電圧利得Ｋにより増
幅して正および負の信号を出力する第３の電圧利得可変
手段400と、外部からの切替え信号により該第３の電圧
利得可変手段の出力のうち一方を選択出力するスイッチ
手段500 とを設け、該スイッチ手段により選択された該
第３の電圧利得可変手段の出力を前記第２の電圧／電流
変換率可変型積分手段の出力に加算する構成とする。
ィルタにおいて、前記第１の電圧利得可変手段への入力
電圧を分岐して入力し、可変可能な電圧利得Ｋにより増
幅して正および負の信号を出力する第３の電圧利得可変
手段400と、外部からの切替え信号により該第３の電圧
利得可変手段の出力のうち一方を選択出力するスイッチ
手段500 とを設け、該スイッチ手段により選択された該
第３の電圧利得可変手段の出力を前記第２の電圧／電流
変換率可変型積分手段の出力に加算する構成とする。
【０００９】（請求項４） 前記請求項１に記載のＢＩ
ＱＵＡＤ回路と前記請求項３に記載の第３の電圧利得可
変手段、及びスイッチ手段とで構成されるアナログフィ
ルタを２個並列にして差動動作させるように構成する。
ＱＵＡＤ回路と前記請求項３に記載の第３の電圧利得可
変手段、及びスイッチ手段とで構成されるアナログフィ
ルタを２個並列にして差動動作させるように構成する。
【００１０】
【作用】図１において、第１の電圧利得可変手段への入
力電圧をＶin、第１、第２、及び第３の電圧利得可変手
段の利得をそれぞれＧ1 、Ｇ2 、Ｋ、第１及び第２の電
圧／電流変換率可変型積分手段の変換率をそれぞれｇｍ
1 、ｇｍ2 、第１及び第２の電圧／電流変換率可変型積
分手段の積分用の容量をＣ、第２の電圧／電流変換率可
変型積分手段の出力電圧をＶout とすると、第２の電圧
／電流変換率可変型積分手段の出力は、
力電圧をＶin、第１、第２、及び第３の電圧利得可変手
段の利得をそれぞれＧ1 、Ｇ2 、Ｋ、第１及び第２の電
圧／電流変換率可変型積分手段の変換率をそれぞれｇｍ
1 、ｇｍ2 、第１及び第２の電圧／電流変換率可変型積
分手段の積分用の容量をＣ、第２の電圧／電流変換率可
変型積分手段の出力電圧をＶout とすると、第２の電圧
／電流変換率可変型積分手段の出力は、
【００１１】
【数１】
【００１２】となり、Ｖin、Ｖout でそれぞれまとめる
と、
と、
【００１３】
【数２】
【００１４】となる。したがって伝達関数Ｔ（Ｓ）は、
【００１５】
【数３】
【００１６】と求められる。ここで、Ｓ＝ｊω、ω＝２
πｆ、ｆは周波数である。上式の分子多項式のＫが＋の
とき、帯域阻止型、−のとき高域強調型、またＫ＝０の
とき低域通過型となり、それぞれスイッチ手段の切り替
え状態によって決められる。この結果、アナログ信号処
理の様々な形態に対応することができる。
πｆ、ｆは周波数である。上式の分子多項式のＫが＋の
とき、帯域阻止型、−のとき高域強調型、またＫ＝０の
とき低域通過型となり、それぞれスイッチ手段の切り替
え状態によって決められる。この結果、アナログ信号処
理の様々な形態に対応することができる。
【００１７】さらに、第１および第２の電圧／電流変換
率可変型積分手段と第１、第２および第３の電圧利得可
変手段を用い、電圧／電流変換率および電圧利得を任意
に可変することにより、フィルタの伝達関数を自由に作
りだすことができ、これまで以上に広い調整範囲を確保
することが可能となる。
率可変型積分手段と第１、第２および第３の電圧利得可
変手段を用い、電圧／電流変換率および電圧利得を任意
に可変することにより、フィルタの伝達関数を自由に作
りだすことができ、これまで以上に広い調整範囲を確保
することが可能となる。
【００１８】
【実施例】図２は本発明の実施例のＢＩＱＵＡＤ回路の
構成図である。同図において、2-1 、2-2 、4-1 、4-2
、6-1、6-2 は電圧増幅器、3-1 、3-2 、7-1 、7-2は
電圧／電流変換器、１、８はバッファ、5-1 、5-2はス
イッチであり、電圧増幅器2-1 、6-1と電圧／電流変換
器3-1 、7-1及びコンデンサＣで構成される回路で一つ
のＢＩＱＵＡＤ回路９を構成し、電圧増幅器2-2 、6-2
と電圧／電流変換器3-2 、7-2 及びコンデンサＣで構成
される回路でもう一つのＢＩＱＵＡＤ回路10を構成して
いる。そして、これら２個のＢＩＱＵＡＤ回路９、10が
差動で動作する構成になっている。
構成図である。同図において、2-1 、2-2 、4-1 、4-2
、6-1、6-2 は電圧増幅器、3-1 、3-2 、7-1 、7-2は
電圧／電流変換器、１、８はバッファ、5-1 、5-2はス
イッチであり、電圧増幅器2-1 、6-1と電圧／電流変換
器3-1 、7-1及びコンデンサＣで構成される回路で一つ
のＢＩＱＵＡＤ回路９を構成し、電圧増幅器2-2 、6-2
と電圧／電流変換器3-2 、7-2 及びコンデンサＣで構成
される回路でもう一つのＢＩＱＵＡＤ回路10を構成して
いる。そして、これら２個のＢＩＱＵＡＤ回路９、10が
差動で動作する構成になっている。
【００１９】まず上記ＢＩＱＵＡＤ回路の伝達関数を求
める。電圧増幅器2-1 の＋入力電圧をＶin、電圧／電流
変換器7-1の出力電圧をＶout、電圧増幅器2-1 の利得を
Ｇa 、電圧／電流変換器3-1のコンダクタンスをｇ
ｍa 、電圧増幅器6-1 の利得をＧb 、電圧／電流変換器
7-1のコンダクタンスをｇｍb とすると、
める。電圧増幅器2-1 の＋入力電圧をＶin、電圧／電流
変換器7-1の出力電圧をＶout、電圧増幅器2-1 の利得を
Ｇa 、電圧／電流変換器3-1のコンダクタンスをｇ
ｍa 、電圧増幅器6-1 の利得をＧb 、電圧／電流変換器
7-1のコンダクタンスをｇｍb とすると、
【００２０】
【数４】
【００２１】となる。Ｖin、Ｖout でそれぞれまとめる
と、
と、
【００２２】
【数５】
【００２３】したがって伝達関数Ｔ（Ｓ）は（２）式か
ら
ら
【００２４】
【数６】
【００２５】と求められる。ここで、Ｓ＝ｊωであり、
ω＝２πｆ、ｆは周波数である。（３）式より、アクテ
ィブフィルタのパラメータωo （共振角周波数）および
Ｑ（選択度）はそれぞれ次式で与えられる。
ω＝２πｆ、ｆは周波数である。（３）式より、アクテ
ィブフィルタのパラメータωo （共振角周波数）および
Ｑ（選択度）はそれぞれ次式で与えられる。
【００２６】
【数７】
【００２７】（３）式において、分子多項式のＫの符号
が＋のとき帯域阻止型、−のとき高域強調型、またＫ＝
０のとき低域通過型となり、それぞれスイッチ5-1 、5-
2の切り替え状態によって決められる。帯域阻止型およ
び高域強調型の場合のＴ（ｊω）の周波数特性をそれぞ
れ図３の(a) および(b)に示す。同図において、ωn、ω
b は共振角周波数、Ｑb は高域強調型の場合の選択度を
表す。
が＋のとき帯域阻止型、−のとき高域強調型、またＫ＝
０のとき低域通過型となり、それぞれスイッチ5-1 、5-
2の切り替え状態によって決められる。帯域阻止型およ
び高域強調型の場合のＴ（ｊω）の周波数特性をそれぞ
れ図３の(a) および(b)に示す。同図において、ωn、ω
b は共振角周波数、Ｑb は高域強調型の場合の選択度を
表す。
【００２８】まず、必要なＱ値を得るために、ｇｍの
比、Ｇの比を決め、しかる後ωo の絶対値を合わせるこ
とにより、伝達関数を任意に操作できる。尚、ＢＩＱＵ
ＡＤ回路には図４に示す(1)及び(2)の２つのタイプが考
えられるが、ここで各タイプのＳ／Ｎ（信号／雑音比）
について検討する。各タイプの回路において、通過帯域
内においてコンデンサの値を無視できると仮定すると、
電圧／電流変換器は高利得Ａの電圧増幅器であると考え
ることができ、ＢＩＱＵＡＤ回路の各タイプはそれぞれ
図５に示すモデルで表すことができる。
比、Ｇの比を決め、しかる後ωo の絶対値を合わせるこ
とにより、伝達関数を任意に操作できる。尚、ＢＩＱＵ
ＡＤ回路には図４に示す(1)及び(2)の２つのタイプが考
えられるが、ここで各タイプのＳ／Ｎ（信号／雑音比）
について検討する。各タイプの回路において、通過帯域
内においてコンデンサの値を無視できると仮定すると、
電圧／電流変換器は高利得Ａの電圧増幅器であると考え
ることができ、ＢＩＱＵＡＤ回路の各タイプはそれぞれ
図５に示すモデルで表すことができる。
【００２９】図５において、タイプ(1) について、各電
圧／電流変換器の入力部に雑音ｎa、ｎb が混入したと
仮定した場合の、出力Ｖout におけるＳ／Ｎを求める。
圧／電流変換器の入力部に雑音ｎa、ｎb が混入したと
仮定した場合の、出力Ｖout におけるＳ／Ｎを求める。
【００３０】
【数８】
【００３１】となり、Ｖa 、Ｖb を消去してＶout につ
いてまとめると、
いてまとめると、
【００３２】
【数９】
【００３３】となる。Ａ≧１であるから、Ｖout は次式
のようになる。
のようになる。
【００３４】
【数10】
【００３５】したがってタイプ(1)の、出力におけるＳ
／Ｎは次式のようになる。
／Ｎは次式のようになる。
【００３６】
【数11】
【００３７】タイプ(2)のＢＩＱＵＡＤ回路についても
同様にして求めることができ、以下の式が成り立つ。
同様にして求めることができ、以下の式が成り立つ。
【００３８】
【数12】
【００３９】となり、Ｖa 、Ｖb を消去してＶout につ
いてまとめると、
いてまとめると、
【００４０】
【数13】
【００４１】となる。Ａ≧１であるから、Ｖout は次式
のようになる。
のようになる。
【００４２】
【数14】
【００４３】したがってタイプ(2)の、出力におけるＳ
／Ｎは次式のようになる。
／Ｎは次式のようになる。
【００４４】
【数15】
【００４５】（11）式と（17）式とを比較して分かるよ
うに、タイプ(2)の方は後段の入力に混入されたノイズ
成分ｎb が、電圧／電流変換器の電圧利得分だけ抑圧さ
れている。このことからＢＩＱＵＡＤ回路の雑音特性に
ついては、タイプ(1)よりもタイプ(2)の方が優れている
と言える。前述した図２に示す本発明の実施例では以上
の結果を使用した。
うに、タイプ(2)の方は後段の入力に混入されたノイズ
成分ｎb が、電圧／電流変換器の電圧利得分だけ抑圧さ
れている。このことからＢＩＱＵＡＤ回路の雑音特性に
ついては、タイプ(1)よりもタイプ(2)の方が優れている
と言える。前述した図２に示す本発明の実施例では以上
の結果を使用した。
【００４６】図６は図２の電圧／電流変換器3-1(3-2)、
7-1(7-2)の代わりにそれぞれ演算増幅器11、12を用いた
場合のＢＩＱＵＡＤ回路の実施例の構成図である。この
場合、可変パラメータは電圧増幅器２、６の利得
（Ｇa 、Ｇb ）だけとなり、回路もＴ（Ｓ）の分子のＳ
の部分が０の全極型となって、速度も演算増幅器を使用
しているため図２の場合に比べて劣るが、例えば抵抗Ｒ
をＣＭＯＳを使用したスイッチトキャパシタに置き換え
れば、図２におけるｇｍa 、ｇｍb を可変するのと同様
の効果が期待できる。
7-1(7-2)の代わりにそれぞれ演算増幅器11、12を用いた
場合のＢＩＱＵＡＤ回路の実施例の構成図である。この
場合、可変パラメータは電圧増幅器２、６の利得
（Ｇa 、Ｇb ）だけとなり、回路もＴ（Ｓ）の分子のＳ
の部分が０の全極型となって、速度も演算増幅器を使用
しているため図２の場合に比べて劣るが、例えば抵抗Ｒ
をＣＭＯＳを使用したスイッチトキャパシタに置き換え
れば、図２におけるｇｍa 、ｇｍb を可変するのと同様
の効果が期待できる。
【００４７】図７は本発明の実施例のアナログフィルタ
全体の回路構成図である。同図に示すように、図２に示
すＢＩＱＵＡＤ回路を複数個縦続に接続することにより
フィルタのカットオフ特性を急峻なものとすることがで
き、用途に応じて任意に個数を選択できる。また、使用
しないＢＩＱＵＡＤ回路は電源供給をオフさせることに
より、省エネ化を図ることもできる。
全体の回路構成図である。同図に示すように、図２に示
すＢＩＱＵＡＤ回路を複数個縦続に接続することにより
フィルタのカットオフ特性を急峻なものとすることがで
き、用途に応じて任意に個数を選択できる。また、使用
しないＢＩＱＵＡＤ回路は電源供給をオフさせることに
より、省エネ化を図ることもできる。
【００４８】図８は実施例におけるＫ値設定回路の構成
図である。Ｋ値設定回路は、Ｋの基準値を決めるための
アナログの差動増幅器14と、Ｋの可変部分を決める２個
の差動増幅器からなる回路15と、該２個の差動増幅器の
いずれかを選択するためのスイッチ回路16とで構成され
る。
図である。Ｋ値設定回路は、Ｋの基準値を決めるための
アナログの差動増幅器14と、Ｋの可変部分を決める２個
の差動増幅器からなる回路15と、該２個の差動増幅器の
いずれかを選択するためのスイッチ回路16とで構成され
る。
【００４９】前段の差動増幅器14の電圧利得Ｇ１は、負
荷としてのダイオードＤの内部抵抗をｒerefとすると
荷としてのダイオードＤの内部抵抗をｒerefとすると
【００５０】
【数16】
【００５１】後段の回路15の差動増幅器の利得Ｇ２は、
エミッタ結合トランジスタの内部抵抗をｒevarとする
と、
エミッタ結合トランジスタの内部抵抗をｒevarとする
と、
【００５２】
【数17】
【００５３】となる。（18）、（19）式から全体の利得
Ｇ、即ち｜Ｋ｜は
Ｇ、即ち｜Ｋ｜は
【００５４】
【数18】
【００５５】となる。ここに、ｋはボルツマン定数、Ｔ
は絶対温度、ｑは電子の電荷、ＩKrefは基準電流、Ｉ
Kvarは可変電流である。Ｋの符号はＳＷの切り換えによ
り選択できる。
は絶対温度、ｑは電子の電荷、ＩKrefは基準電流、Ｉ
Kvarは可変電流である。Ｋの符号はＳＷの切り換えによ
り選択できる。
【００５６】図９は実施例における電圧利得可変回路の
構成図である。図９の回路構成は基本的には前述した図
８の回路構成と同じであるが、図９には図８のスイッチ
回路16が存在しない。前述したと同様にして図９の回路
の利得Ｇは次式で与えられる。
構成図である。図９の回路構成は基本的には前述した図
８の回路構成と同じであるが、図９には図８のスイッチ
回路16が存在しない。前述したと同様にして図９の回路
の利得Ｇは次式で与えられる。
【００５７】
【数19】
【００５８】ここに、ＩGrefは基準電流、ＩGvarは可変
電流である。図10、図11は実施例における可変電圧／電
流変換回路の構成図である。図10はバイポーラトランジ
スタの場合を示すが、同図の回路構成も前述した図９の
回路構成と基本的に同じであり、電圧／電流変換回路の
コンダクタンスｇｍは、ＩRE F 端子に流れる電流を２Ｉ
Iref、ＩVAR 端子に流れる電流を３ＩIvarとすると、
電流である。図10、図11は実施例における可変電圧／電
流変換回路の構成図である。図10はバイポーラトランジ
スタの場合を示すが、同図の回路構成も前述した図９の
回路構成と基本的に同じであり、電圧／電流変換回路の
コンダクタンスｇｍは、ＩRE F 端子に流れる電流を２Ｉ
Iref、ＩVAR 端子に流れる電流を３ＩIvarとすると、
【００５９】
【数20】
【００６０】と求められる。以上のようにして（３）式
の伝達関数を自由に操作できる。また、図11はＣＭＯＳ
トランジスタの場合を示すが、制御電流端子が１個であ
り、制御電流ＩVARA(B)に対してｇｍがリニアに可変で
きない。しかし、本発明のように、利得可変の電圧増幅
器との併用によって、このｇｍの非線形性を補うことが
できる。（ＩVARA(B)を固定し、可変パラメータをＧの
みとする。）
の伝達関数を自由に操作できる。また、図11はＣＭＯＳ
トランジスタの場合を示すが、制御電流端子が１個であ
り、制御電流ＩVARA(B)に対してｇｍがリニアに可変で
きない。しかし、本発明のように、利得可変の電圧増幅
器との併用によって、このｇｍの非線形性を補うことが
できる。（ＩVARA(B)を固定し、可変パラメータをＧの
みとする。）
【００６１】
【発明の効果】以上説明したように本発明によれば、第
３の電圧利得可変手段の出力をスイッチ手段により切り
替えることによって、アナログ信号処理の様々な形態に
対応することができる。また、第１および第２の電圧／
電流変換率可変型積分手段と、第１、第２および第３の
電圧利得可変手段を用い、電圧／電流変換率および電圧
利得を任意に可変することにより、フィルタの伝達関数
を自由に作りだすことができ、これまで以上に広い調整
範囲を確保することが可能となる。同時に、コンデンサ
の容量値の相対的なバラツキなども、上記手段によって
補正できる。
３の電圧利得可変手段の出力をスイッチ手段により切り
替えることによって、アナログ信号処理の様々な形態に
対応することができる。また、第１および第２の電圧／
電流変換率可変型積分手段と、第１、第２および第３の
電圧利得可変手段を用い、電圧／電流変換率および電圧
利得を任意に可変することにより、フィルタの伝達関数
を自由に作りだすことができ、これまで以上に広い調整
範囲を確保することが可能となる。同時に、コンデンサ
の容量値の相対的なバラツキなども、上記手段によって
補正できる。
【図１】は本発明の原理図、
【図２】は本発明の実施例のＢＩＱＵＡＤ回路の構成
図、
図、
【図３】は実施例におけるＴ（ｊω）の周波数特性図、
【図４】は一例のＢＩＱＵＡＤ回路の２つのタイプを示
す図、
す図、
【図５】は図４のＢＩＱＵＡＤ回路の各タイプの通過域
モデルを示す図、
モデルを示す図、
【図６】は本発明の別の実施例のＢＩＱＵＡＤ回路の構
成図、
成図、
【図７】は本発明の実施例のアナログフィルタ全体の回
路構成図、
路構成図、
【図８】は実施例におけるＫ値設定回路の構成図、
【図９】は実施例における電圧利得可変回路の構成図、
【図10】は実施例における可変電圧／電流変換回路の構
成図（その１）、
成図（その１）、
【図11】は実施例における可変電圧／電流変換器回路の
構成図（その２）、
構成図（その２）、
【図12】は従来例のＢＩＱＵＡＤ回路の構成図である。
200 は第１の電圧利得可変手段、 300 は第１の電圧／電流変換率可変型積分手段、 400 は第３の電圧利得可変手段、 500 はスイッチ手段、 600 は第２の電圧利得可変手段、 700 は第２の電圧／電流変換率可変型積分手段 を示す。
Claims (4)
- 【請求項１】 ＢＩＱＵＡＤ（バイカッド）回路を使用
するアナログフィルタであって、 該ＢＩＱＵＡＤ回路は、 後述する第２の電圧／電流変換率可変型積分手段の出力
からフィードバックされた電圧（Ｖout)の位相を反転さ
せ入力電圧（Ｖin) に加算し、加算値を可変可能な電圧
利得により増幅して出力する第１の電圧利得可変手段(2
00) と、 可変可能な電圧／電流変換率により該第１の電圧利得可
変手段の出力電圧を電流に変換後、積分して出力する第
１の電圧／電流変換率可変型積分手段(300) と、 該第２の電圧／電流変換率可変型積分手段の出力からフ
ィードバックされた電圧（Ｖout)の位相を反転させ、該
第１の電圧／電流変換率可変型積分手段の出力と加算
し、加算値を可変可能な電圧利得により増幅して出力す
る第２の電圧利得可変手段(600) と、 可変可能な電圧／電流変換率により該第２の電圧利得可
変手段の出力電圧を電流に変換後、積分して出力する第
２の電圧／電流変換率可変型積分手段(700) とからなる
ことを特徴とするアナログフィルタ。 - 【請求項２】 前記第１の電圧／電流変換率可変型積分
手段および第２の電圧／電流変換率可変型積分手段は、
それぞれコンデンサと抵抗と演算増幅器とからなる積分
手段であることを特徴とする請求項１記載のアナログフ
ィルタ。 - 【請求項３】 請求項１記載のアナログフィルタにおい
て、 前記第１の電圧利得可変手段への入力電圧を分岐して入
力し、可変可能な電圧利得（Ｋ）により増幅して正およ
び負の信号を出力する第３の電圧利得可変手段(400)
と、外部からの切替え信号により該第３の電圧利得可変
手段の出力のうち一方を選択出力するスイッチ手段(50
0) とを設け、 該スイッチ手段により選択された該第３の電圧利得可変
手段の出力を前記第２の電圧／電流変換率可変型積分手
段の出力に加算する構成としたことを特徴とする請求項
１記載のアナログフィルタ。 - 【請求項４】 前記請求項１に記載のＢＩＱＵＡＤ回路
と前記請求項３に記載の第３の電圧利得可変手段、及び
スイッチ手段とで構成されるアナログフィルタを２個並
列にして差動動作させる構成としたことを特徴とするア
ナログフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02867494A JP3232856B2 (ja) | 1994-02-28 | 1994-02-28 | アナログフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02867494A JP3232856B2 (ja) | 1994-02-28 | 1994-02-28 | アナログフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240664A true JPH07240664A (ja) | 1995-09-12 |
| JP3232856B2 JP3232856B2 (ja) | 2001-11-26 |
Family
ID=12255053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02867494A Expired - Fee Related JP3232856B2 (ja) | 1994-02-28 | 1994-02-28 | アナログフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3232856B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005086525A1 (ja) * | 2004-03-05 | 2005-09-15 | Rohm Co., Ltd | フィルタ回路およびそれを利用した再生装置 |
| WO2014039517A1 (en) * | 2012-09-05 | 2014-03-13 | Newlans, Inc. | Bi-quad calibration |
-
1994
- 1994-02-28 JP JP02867494A patent/JP3232856B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005086525A1 (ja) * | 2004-03-05 | 2005-09-15 | Rohm Co., Ltd | フィルタ回路およびそれを利用した再生装置 |
| WO2014039517A1 (en) * | 2012-09-05 | 2014-03-13 | Newlans, Inc. | Bi-quad calibration |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3232856B2 (ja) | 2001-11-26 |
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