JPH0724259B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JPH0724259B2 JPH0724259B2 JP8992488A JP8992488A JPH0724259B2 JP H0724259 B2 JPH0724259 B2 JP H0724259B2 JP 8992488 A JP8992488 A JP 8992488A JP 8992488 A JP8992488 A JP 8992488A JP H0724259 B2 JPH0724259 B2 JP H0724259B2
- Authority
- JP
- Japan
- Prior art keywords
- compound semiconductor
- semiconductor device
- heat treatment
- silicon nitride
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は化合物半導体装置の製造方法に関し、特にイオ
ン注入層の活性化のための熱処理方法に関する。
ン注入層の活性化のための熱処理方法に関する。
化合物半導体装置、特に砒化ガリウム（GaAs）を用いた
ショットキ障壁ゲート型電界効果トランジスタ（以下ME
SFETという）は、高速動作が可能であり高周波増幅器ま
た高速集積回路の基本素子として用いられている。
ショットキ障壁ゲート型電界効果トランジスタ（以下ME
SFETという）は、高速動作が可能であり高周波増幅器ま
た高速集積回路の基本素子として用いられている。
上述のFETの製造は例えば1981年発行のエレクトロニク
ス レターズ（Electronics Letters）の17巻の944頁に
述べられているように、先ず半絶縁性のGaAs基板上に選
択的にSi等の不純物をイオン注入した後、Asの蒸発を防
ぐため二酸化シリコンまたは窒化シリコン等の保護膜を
GaAs基板上全面に被着し、800℃程度の熱処理を行い不
純物の活性化を行う。次に不純物領域上に、例えばAlか
らなるショットキゲート電極を形成した後、AuGe−Niな
どのオーミック接触を有するソース，ドレイン電極を形
成することによりFETを完成させる。
ス レターズ（Electronics Letters）の17巻の944頁に
述べられているように、先ず半絶縁性のGaAs基板上に選
択的にSi等の不純物をイオン注入した後、Asの蒸発を防
ぐため二酸化シリコンまたは窒化シリコン等の保護膜を
GaAs基板上全面に被着し、800℃程度の熱処理を行い不
純物の活性化を行う。次に不純物領域上に、例えばAlか
らなるショットキゲート電極を形成した後、AuGe−Niな
どのオーミック接触を有するソース，ドレイン電極を形
成することによりFETを完成させる。
GaAs基板の熱処理は二酸化シリコン膜や窒化シリコン膜
を用いるキャップアニールの他、保護膜を用いずに単に
アルシン雰囲気中で行うキャップレスアニールがあり、
これらの方法が選択されて用いられる。
を用いるキャップアニールの他、保護膜を用いずに単に
アルシン雰囲気中で行うキャップレスアニールがあり、
これらの方法が選択されて用いられる。
GaAs基板を用いたMESFETを有する集積回路を製作した場
合、MESFETのドレイン電流が、近接する他のFETの負電
位によって変動するいわゆるサイドゲート効果が生じ、
回路の動作が不安定になる問題が有る。
合、MESFETのドレイン電流が、近接する他のFETの負電
位によって変動するいわゆるサイドゲート効果が生じ、
回路の動作が不安定になる問題が有る。
本発明の目的は、サイドゲート効果を低減した化合物半
導体装置の製造方法を提供することにある。
導体装置の製造方法を提供することにある。
本発明の化合物半導体装置の製造方法は、半絶縁性化合
物半導体基板にイオン注入法により選択的に不純物を導
入した後熱処理を行い、該不純物を活性化して動作層を
形成する化合物半導体装置の製造方法であって、不純物
を導入した領域上のみに窒化シリコン膜を形成した後ア
ルシン雰囲気中で熱処理するものである。
物半導体基板にイオン注入法により選択的に不純物を導
入した後熱処理を行い、該不純物を活性化して動作層を
形成する化合物半導体装置の製造方法であって、不純物
を導入した領域上のみに窒化シリコン膜を形成した後ア
ルシン雰囲気中で熱処理するものである。
サイドゲート効果は、FETに近接した電極の電圧によりF
ETの動作層と動作層下の半絶縁性基板とのｎ−ｉ接合に
電位差が生じ、したがって動作層の厚さが変調されるこ
とによって発生する。この場合半絶縁性基板中の深い順
位、例えばEL2などのトラップ密度が小さいとこの効果
は小さくなる。また、近接した電極とFET間の領域では
絶縁性が高い方が動作層部に加わる電位差が小さくなる
ため、サイドゲート効果が小さくなる。
ETの動作層と動作層下の半絶縁性基板とのｎ−ｉ接合に
電位差が生じ、したがって動作層の厚さが変調されるこ
とによって発生する。この場合半絶縁性基板中の深い順
位、例えばEL2などのトラップ密度が小さいとこの効果
は小さくなる。また、近接した電極とFET間の領域では
絶縁性が高い方が動作層部に加わる電位差が小さくなる
ため、サイドゲート効果が小さくなる。
熱処理を行った場合基板表面近傍においてトラップ密度
が減少するため、絶縁性が低下することが知られてい
る。発明者は、このトラップ密度の減少量、つまり絶縁
性が窒化シリコン膜を用いたアニールとアルシン中での
アニールで異なり、アルシン中でのアニールの方が窒化
シリコン膜の場合よりトラップ密度の減少が小さく、絶
縁性が高いことを見出し本発明に至った。
が減少するため、絶縁性が低下することが知られてい
る。発明者は、このトラップ密度の減少量、つまり絶縁
性が窒化シリコン膜を用いたアニールとアルシン中での
アニールで異なり、アルシン中でのアニールの方が窒化
シリコン膜の場合よりトラップ密度の減少が小さく、絶
縁性が高いことを見出し本発明に至った。
また、ｎ−ｉ接合領域においては前述したように、トラ
ップ密度の小さい方がサイドゲート効果が小さいので窒
化シリコン膜を用いたアニールが有利である。
ップ密度の小さい方がサイドゲート効果が小さいので窒
化シリコン膜を用いたアニールが有利である。
以上によりFETの動作層部のみに窒化シリコン膜を被着
した後アルシン中で熱処理を行うことにより動作層部近
傍でトラップ密度が大きく減少し、またFETと近接した
電極間でのトラップ密度の減少が小さいことからサイド
ゲート効果の小さい化合物半導体装置が得られる。
した後アルシン中で熱処理を行うことにより動作層部近
傍でトラップ密度が大きく減少し、またFETと近接した
電極間でのトラップ密度の減少が小さいことからサイド
ゲート効果の小さい化合物半導体装置が得られる。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
先ず第１図（ａ）に示すように、半絶縁性のGaAs基板５
の表面に選択的にSiイオンを加速電圧50keV,ドーズ量２
×1012cm-2の条件でイオン注入しGaAs動作層４を形成す
る。
の表面に選択的にSiイオンを加速電圧50keV,ドーズ量２
×1012cm-2の条件でイオン注入しGaAs動作層４を形成す
る。
次に第１図（ｂ）に示すように、プラズマCVD法で窒化
シリコン膜６を0.5μｍの膜厚で基板上全面に被着した
後ドライエッチング法でパターニングし、GaAs動作層４
上にのみ窒化シリコン膜６を残す。そして、アルゴンガ
スで希釈したアルシン分圧２Torrの雰囲気中で800℃,20
分間の熱処理を行いイオン注入不純物であるSiの活性化
を行う。
シリコン膜６を0.5μｍの膜厚で基板上全面に被着した
後ドライエッチング法でパターニングし、GaAs動作層４
上にのみ窒化シリコン膜６を残す。そして、アルゴンガ
スで希釈したアルシン分圧２Torrの雰囲気中で800℃,20
分間の熱処理を行いイオン注入不純物であるSiの活性化
を行う。
最後に、第１図（ｃ）に示すように、GaAs動作層４上に
Alからなるゲート電極1,AuGe−Niからなるソース電極2,
ドレイン電極３を形成し、FETの製作を完了させる。
Alからなるゲート電極1,AuGe−Niからなるソース電極2,
ドレイン電極３を形成し、FETの製作を完了させる。
また、比較のため上記工程のうち熱処理の際、窒化シリ
コン膜のみを使って熱処理した場合、さらにアルシン雰
囲気のみで熱処理した場合の従来の製造方法によるFET
も製作した。そして、これら熱処理方法が異なる３種類
のFETのサイドゲート効果を隣接するFETのオーミック電
極に負の電圧を印加した場合のドレイン電流の変化によ
り調べた。第２図にその結果を示す。
コン膜のみを使って熱処理した場合、さらにアルシン雰
囲気のみで熱処理した場合の従来の製造方法によるFET
も製作した。そして、これら熱処理方法が異なる３種類
のFETのサイドゲート効果を隣接するFETのオーミック電
極に負の電圧を印加した場合のドレイン電流の変化によ
り調べた。第２図にその結果を示す。
第２図に示したように、本実施例の場合、ドレイン電流
が減少し始めるサイドゲート電圧は従来例のものより大
きく、サイドゲート効果が低減されていることがわか
る。
が減少し始めるサイドゲート電圧は従来例のものより大
きく、サイドゲート効果が低減されていることがわか
る。
耐熱性ゲートを用いたn+セルフアライン構造のFETにも
本発明を適用した。この製造の場合は耐熱ゲートを形成
し、セルフアラインでn+層形成のためのSi注入を行った
後、n+注入の領域上にのみSiN膜を0.5μｍ形成してアル
シン雰囲気中で熱処理を行った。この場合も従来の一種
類のアニール方法に比べサイドゲート効果が抑制される
ことがわかった。
本発明を適用した。この製造の場合は耐熱ゲートを形成
し、セルフアラインでn+層形成のためのSi注入を行った
後、n+注入の領域上にのみSiN膜を0.5μｍ形成してアル
シン雰囲気中で熱処理を行った。この場合も従来の一種
類のアニール方法に比べサイドゲート効果が抑制される
ことがわかった。
以上説明したように本発明によれば、半絶縁性基板に不
純物を導入したのち、この不純物を導入した領域上のみ
に窒化シリコン膜を形成し、アルシン雰囲気中で熱処理
することにより、サイドゲート効果を低減させることが
できるため、回路動作の不安定性を抑制できる効果があ
る。
純物を導入したのち、この不純物を導入した領域上のみ
に窒化シリコン膜を形成し、アルシン雰囲気中で熱処理
することにより、サイドゲート効果を低減させることが
できるため、回路動作の不安定性を抑制できる効果があ
る。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図は本
実施例及び従来例によって得られたFETのドレイン電流
とサイドゲート電圧との関係を示す図である。 １…ゲート電極、２…ソース電極、３…ドレイン電極、
４…GaAs動作層、５…GaAs基板、６…窒化シリコン膜。
めの工程順に示した半導体チップの断面図、第２図は本
実施例及び従来例によって得られたFETのドレイン電流
とサイドゲート電圧との関係を示す図である。 １…ゲート電極、２…ソース電極、３…ドレイン電極、
４…GaAs動作層、５…GaAs基板、６…窒化シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (1)
- 【請求項１】半絶縁性化合物半導体基板にイオン注入法
により選択的に不純物を導入した後熱処理を行い、該不
純物を活性化して動作層を形成する化合物半導体装置の
製造方法において、不純物を導入した領域上のみに窒化
シリコン膜を形成した後アルシン雰囲気中で熱処理する
ことを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8992488A JPH0724259B2 (ja) | 1988-04-11 | 1988-04-11 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8992488A JPH0724259B2 (ja) | 1988-04-11 | 1988-04-11 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01260816A JPH01260816A (ja) | 1989-10-18 |
| JPH0724259B2 true JPH0724259B2 (ja) | 1995-03-15 |
Family
ID=13984249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8992488A Expired - Lifetime JPH0724259B2 (ja) | 1988-04-11 | 1988-04-11 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724259B2 (ja) |
-
1988
- 1988-04-11 JP JP8992488A patent/JPH0724259B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01260816A (ja) | 1989-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4149307A (en) | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts | |
| JPH02253632A (ja) | 電界効果型トランジスタの製造方法 | |
| US3873372A (en) | Method for producing improved transistor devices | |
| JPH05299441A (ja) | 電界効果トランジスタの製造方法 | |
| JP2550013B2 (ja) | 電界効果トランジスタ | |
| US4888626A (en) | Self-aligned gaas fet with low 1/f noise | |
| US4895811A (en) | Method of manufacturing semiconductor device | |
| GB2074374A (en) | Method of making field effect transistors | |
| JPH0212927A (ja) | Ｍｅｓ ｆｅｔの製造方法 | |
| JPS6292327A (ja) | 半導体装置及びその製造方法 | |
| JPS622666A (ja) | 電界効果トランジスタ | |
| JPH0249012B2 (ja) | ||
| JPS62285468A (ja) | Ｌｄｄ電界効果トランジスタの製造方法 | |
| JPS6037173A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0824132B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS6347982A (ja) | 半導体装置 | |
| JPS6037176A (ja) | 電界効果トランジスタの製造方法 | |
| JPH08264724A (ja) | 半導体装置およびその製造方法 | |
| JPS6298780A (ja) | 自己整列したＧａＡｓデジタル集積回路の製造方法 | |
| JPS63273362A (ja) | シヨツトキ−障壁ゲ−ト電界効果トランジスタの製造方法 | |
| JPS6054480A (ja) | ガリウムヒ素ショットキ−障壁接合ゲ−ト型電界効果トランジスタの製造方法 | |
| JPS58145161A (ja) | 半導体装置の製造方法 | |
| JPS62259472A (ja) | 半導体装置 | |
| JPH01260816A (ja) | 化合物半導体装置の製造方法 | |
| JPS6348868A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |