JPH0724307B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0724307B2 JPH0724307B2 JP62084883A JP8488387A JPH0724307B2 JP H0724307 B2 JPH0724307 B2 JP H0724307B2 JP 62084883 A JP62084883 A JP 62084883A JP 8488387 A JP8488387 A JP 8488387A JP H0724307 B2 JPH0724307 B2 JP H0724307B2
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- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000005036 potential barrier Methods 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 description 3
- 238000001444 catalytic combustion detection Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Bipolar Transistors (AREA)
- Noodles (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】 本発明は、半導体本体の表面に設けられた電荷結合装置
を具える半導体装置であって、前記の電荷結合装置は、
入力信号に依存して電荷パケットを形成する入力段と、
下側の電荷転送チャネル中でこれらの電荷パケットを順
次に蓄積および転送する為のクロック電圧を印加する為
の接続手段が設けられたクロック電極の列とを具えてお
り、前記の入力段は電荷転送方向に見て順次に入力ダイ
オードと、サンプルゲートと称する第１電極と、入力ゲ
ートと称する第２電極とを有しており、前記の入力ダイ
オードには固定電圧を印加する接続手段が設けられ、前
記の入力ゲートには入力信号を供給する手段が設けら
れ、前記のサンプルゲートには前記の入力ダイオードと
前記の入力ゲートの下方の領域との間の接続を達成させ
たり遮断したりするサンプルクロック電圧を印加する手
段が設けられている半導体装置に関するものである。
を具える半導体装置であって、前記の電荷結合装置は、
入力信号に依存して電荷パケットを形成する入力段と、
下側の電荷転送チャネル中でこれらの電荷パケットを順
次に蓄積および転送する為のクロック電圧を印加する為
の接続手段が設けられたクロック電極の列とを具えてお
り、前記の入力段は電荷転送方向に見て順次に入力ダイ
オードと、サンプルゲートと称する第１電極と、入力ゲ
ートと称する第２電極とを有しており、前記の入力ダイ
オードには固定電圧を印加する接続手段が設けられ、前
記の入力ゲートには入力信号を供給する手段が設けら
れ、前記のサンプルゲートには前記の入力ダイオードと
前記の入力ゲートの下方の領域との間の接続を達成させ
たり遮断したりするサンプルクロック電圧を印加する手
段が設けられている半導体装置に関するものである。
SHC2（サンプル・ホールド回路２）として示される入力
段を有する電荷結合装置は特に、1974年９月にエジンバ
ラ（Edinburgh）で開催された電荷結合装置の技術およ
び応用に関する国際会議の論文集“International Conf
erence on Technology and Applications of Charge-Co
upled Device"の第13〜21頁におけるCCDアナログ入力回
路特性の比較に関する論文“A Comparison of CCD Anal
og Input Circuit Characteristics"に記載されてい
る。この入力段はリニア特性を有し、しかも高周波分野
に極めて適している。この論文には、入力ゲートの下方
の電荷パケットを全体として第１クロック電極の下方の
蓄積領域に転送せしめうることを保証する為に、入力信
号をパルス状に供給したり或いは減衰させたりする必要
があるという欠点が記載されている。しかも、このよう
にしても更に欠点がある。例えば、入力信号をパルス状
で供給すると、これにより信号ひずみを生ぜしめるおそ
れがあり、この信号ひずみはデジタル分野にとっては妨
害とならないかもしれないが、例えばアナログ電圧にと
っては妨害となるおそれがある。また信号を減衰させる
ことにより一般に信号対雑音比を不所望に減少せしめ
る。
段を有する電荷結合装置は特に、1974年９月にエジンバ
ラ（Edinburgh）で開催された電荷結合装置の技術およ
び応用に関する国際会議の論文集“International Conf
erence on Technology and Applications of Charge-Co
upled Device"の第13〜21頁におけるCCDアナログ入力回
路特性の比較に関する論文“A Comparison of CCD Anal
og Input Circuit Characteristics"に記載されてい
る。この入力段はリニア特性を有し、しかも高周波分野
に極めて適している。この論文には、入力ゲートの下方
の電荷パケットを全体として第１クロック電極の下方の
蓄積領域に転送せしめうることを保証する為に、入力信
号をパルス状に供給したり或いは減衰させたりする必要
があるという欠点が記載されている。しかも、このよう
にしても更に欠点がある。例えば、入力信号をパルス状
で供給すると、これにより信号ひずみを生ぜしめるおそ
れがあり、この信号ひずみはデジタル分野にとっては妨
害とならないかもしれないが、例えばアナログ電圧にと
っては妨害となるおそれがある。また信号を減衰させる
ことにより一般に信号対雑音比を不所望に減少せしめ
る。
前述した種類の入力回路を用いた場合における入力段か
ら電荷転送チャネルへの不完全な電荷転送の問題は特
に、電極が転送部分と蓄積部分とを有し、電位障壁を転
送部分の下方に誘起させる為の手段（厚肉酸化物或いは
例えば追加のイオン注入部或いはこれらの双方）を内部
に設けた電荷結合装置に生じる。後の図面に関する説明
から明かなように、この電位障壁の為にまた全電荷を転
送せしめうるようにする必要があるという条件の為に入
力信号を変えうる範囲は極めて小さい。
ら電荷転送チャネルへの不完全な電荷転送の問題は特
に、電極が転送部分と蓄積部分とを有し、電位障壁を転
送部分の下方に誘起させる為の手段（厚肉酸化物或いは
例えば追加のイオン注入部或いはこれらの双方）を内部
に設けた電荷結合装置に生じる。後の図面に関する説明
から明かなように、この電位障壁の為にまた全電荷を転
送せしめうるようにする必要があるという条件の為に入
力信号を変えうる範囲は極めて小さい。
本発明の目的は、入力信号を比較的大きな電圧範囲で、
例えば5Vのクロック電圧の際に2Vまでひずみなく変えう
るようにした前述した種類の半導体装置を提供せんとす
るにある。
例えば5Vのクロック電圧の際に2Vまでひずみなく変えう
るようにした前述した種類の半導体装置を提供せんとす
るにある。
本発明は、半導体本体の表面に設けられた電荷結合装置
を具える半導体装置であって、前記の電荷結合装置は、
入力信号に依存して電荷パケットを形成する入力段と、
下側の電荷転送チャネル中でこれらの電荷パケットを順
次に蓄積および転送する為のクロック電圧を印加する為
の接続手段が設けられたクロック電極の列とを具えてお
り、前記の入力段は電荷転送方向に見て順次に入力ダイ
オードと、サンプルゲートと称する第１電極と、入力ゲ
ートと称する第２電極とを有しており、前記の入力ダイ
オードには固定電圧を印加する接続手段が設けられ、前
記の入力ゲートには入力信号を供給する手段が設けら
れ、前記のサンプルゲートには前記の入力ダイオードと
前記の入力ゲートの下方の領域との間の接続を達成させ
たり遮断したりするサンプルクロック電圧を印加する手
段が設けられている半導体装置において、前記の接続手
段が増幅器を有し、この増幅器の出力端が前記の入力ゲ
ートに続く第１クロック電極に接続され、この増幅器の
入力端に、前記のクロック電極の列に適合するクロック
電圧を供給しうるようになっており、これによりこのク
ロック電圧がこの増幅器の入力端に供給された際に第１
クロック電極の下方に誘起せしめうる電位の井戸の深さ
を、入力ゲートの下方に形成された全電荷パケットをこ
の電位の井戸内に流しうるのに充分な深さとしうるよう
にしたことを特徴とする。
を具える半導体装置であって、前記の電荷結合装置は、
入力信号に依存して電荷パケットを形成する入力段と、
下側の電荷転送チャネル中でこれらの電荷パケットを順
次に蓄積および転送する為のクロック電圧を印加する為
の接続手段が設けられたクロック電極の列とを具えてお
り、前記の入力段は電荷転送方向に見て順次に入力ダイ
オードと、サンプルゲートと称する第１電極と、入力ゲ
ートと称する第２電極とを有しており、前記の入力ダイ
オードには固定電圧を印加する接続手段が設けられ、前
記の入力ゲートには入力信号を供給する手段が設けら
れ、前記のサンプルゲートには前記の入力ダイオードと
前記の入力ゲートの下方の領域との間の接続を達成させ
たり遮断したりするサンプルクロック電圧を印加する手
段が設けられている半導体装置において、前記の接続手
段が増幅器を有し、この増幅器の出力端が前記の入力ゲ
ートに続く第１クロック電極に接続され、この増幅器の
入力端に、前記のクロック電極の列に適合するクロック
電圧を供給しうるようになっており、これによりこのク
ロック電圧がこの増幅器の入力端に供給された際に第１
クロック電極の下方に誘起せしめうる電位の井戸の深さ
を、入力ゲートの下方に形成された全電荷パケットをこ
の電位の井戸内に流しうるのに充分な深さとしうるよう
にしたことを特徴とする。
通常のクロック電圧の代わりに大きなクロック電圧を第
１クロック電極に印加するとう事実の為に、電荷転送中
第１クロック電極の転送部分の下方の電位障壁のレベル
は入力ゲートの下方の最低電位レベルよりも低くなる。
また増幅されたクロック電圧は第１クロック電極にのみ
供給されその他のクロック電極には供給されないという
事実の為に、装置内での電力消費は殆ど増大しない。通
常の低電源電圧（例えば5V）で装置を動作せしめうるよ
うにする重要な好適例では、前記の増幅器がブートスト
ラップ駆動回路を有するようにする。
１クロック電極に印加するとう事実の為に、電荷転送中
第１クロック電極の転送部分の下方の電位障壁のレベル
は入力ゲートの下方の最低電位レベルよりも低くなる。
また増幅されたクロック電圧は第１クロック電極にのみ
供給されその他のクロック電極には供給されないという
事実の為に、装置内での電力消費は殆ど増大しない。通
常の低電源電圧（例えば5V）で装置を動作せしめうるよ
うにする重要な好適例では、前記の増幅器がブートスト
ラップ駆動回路を有するようにする。
以下図面につき説明する。
本発明は表面チャネルCCDにつき説明する。本発明自体
は埋込チャネルを有する電荷結合装置（BCCD）にも用い
ることができるも、ある分野、例えば直線性に関して厳
しい条件が課せられている分野に対しては表面チャネル
を有する電荷結合装置或いは入力部を表面チャネル技術
で設けたBCCDがしばしば好ましいものとなる。
は埋込チャネルを有する電荷結合装置（BCCD）にも用い
ることができるも、ある分野、例えば直線性に関して厳
しい条件が課せられている分野に対しては表面チャネル
を有する電荷結合装置或いは入力部を表面チャネル技術
で設けたBCCDがしばしば好ましいものとなる。
本発明により解決すべき問題を説明する為に、第１図
に、通常のクロック電圧により制御される明細書の「発
明の詳細な説明」の欄の冒頭に記載した電荷結合装置を
示す。この場合ｎチャネル型とするも、勿論Ｐチャネル
型とすることができるこの装置は例えば珪素より成るＰ
型半導体本体１を具え、この半導体本体１の主表面２に
はチャネル３が設けられている。チャネル３を通る電荷
転送を制御する為に、表面２に、中間の酸化物層６によ
りこの表面から分離されたクロック電極4,5の列が設け
られている。これらクロック電極の各々は転送部分ａと
蓄積部分ｂとを有しており、これらの部分は、クロック
電圧が印加されるとチャネル３中で転送部分ａの下方に
電位障壁を、蓄積部分ｂの下方に電位の井戸を誘起する
為に存在させる手段により互いに識別される。本例で
は、これらの手段は転送部分4a,5aの下の厚肉酸化物６
と、蓄積部分4b,5bの下の薄肉酸化物とを以って構成さ
れている。これらの手段は、例えばチャネル中にイオン
注入された領域のような、しきい値電圧を変える他の既
知の手段を有するようにもしうること勿論である。ここ
に記載した例では、転送部分および蓄積部分を有する電
極構造が２相動作モードの為に用いられている。
に、通常のクロック電圧により制御される明細書の「発
明の詳細な説明」の欄の冒頭に記載した電荷結合装置を
示す。この場合ｎチャネル型とするも、勿論Ｐチャネル
型とすることができるこの装置は例えば珪素より成るＰ
型半導体本体１を具え、この半導体本体１の主表面２に
はチャネル３が設けられている。チャネル３を通る電荷
転送を制御する為に、表面２に、中間の酸化物層６によ
りこの表面から分離されたクロック電極4,5の列が設け
られている。これらクロック電極の各々は転送部分ａと
蓄積部分ｂとを有しており、これらの部分は、クロック
電圧が印加されるとチャネル３中で転送部分ａの下方に
電位障壁を、蓄積部分ｂの下方に電位の井戸を誘起する
為に存在させる手段により互いに識別される。本例で
は、これらの手段は転送部分4a,5aの下の厚肉酸化物６
と、蓄積部分4b,5bの下の薄肉酸化物とを以って構成さ
れている。これらの手段は、例えばチャネル中にイオン
注入された領域のような、しきい値電圧を変える他の既
知の手段を有するようにもしうること勿論である。ここ
に記載した例では、転送部分および蓄積部分を有する電
極構造が２相動作モードの為に用いられている。
しかし他の例では、この電極構造は、１個以外のすべて
の蓄積個所に情報が充填され、空の蓄積個所が電荷転送
方向とは逆の方向に偏移せしめられるワンビット・パー
・エレクトロード（one bit per electrode）デバイス
として電荷結合装置を動作させる作用をする。更に、１
或いは３層構造のような他の電極構造も用いうる。
の蓄積個所に情報が充填され、空の蓄積個所が電荷転送
方向とは逆の方向に偏移せしめられるワンビット・パー
・エレクトロード（one bit per electrode）デバイス
として電荷結合装置を動作させる作用をする。更に、１
或いは３層構造のような他の電極構造も用いうる。
クロック電極4,5は既知のようにクロックライン７およ
び８をそれぞれ経てクロック電圧源９に接続されてお
り、このクロック電圧源はその中に線図的に示すクロッ
ク電圧φ1，φ2を生じる。
び８をそれぞれ経てクロック電圧源９に接続されてお
り、このクロック電圧源はその中に線図的に示すクロッ
ク電圧φ1，φ2を生じる。
電荷結合装置の入力部は電荷転送方向（左側から右側）
に見て、電荷パケットを形成する為の電子を生じるn+電
子源領域（以後入力ダイオードと称する）10と、サンプ
ルゲートを構成する第１電極11と、入力ゲートを構成す
る第２電極12とを順次に有している。
に見て、電荷パケットを形成する為の電子を生じるn+電
子源領域（以後入力ダイオードと称する）10と、サンプ
ルゲートを構成する第１電極11と、入力ゲートを構成す
る第２電極12とを順次に有している。
入力ダイオード10は固定電位点、例えば大地に接続され
ている。入力ゲート12は電圧源13に接続されており、こ
の電圧源は信号依存電圧を入力電極12に供給し、この電
圧が入力電極12の下方に形成すべき電荷パケットの大き
さを決定する。サンプル電極11は製造技術の理由で、ク
ロック電極4,5と同様に、厚肉酸化物上の部分11aと薄肉
酸化物上の部分11Bとより成っており、入力ダイオード1
0と入力電極12の下方の蓄積領域との間のスイッチとし
て作用する。サンプルゲート11にはクロック電圧源９に
よってサンプルクロックφsが供給される。
ている。入力ゲート12は電圧源13に接続されており、こ
の電圧源は信号依存電圧を入力電極12に供給し、この電
圧が入力電極12の下方に形成すべき電荷パケットの大き
さを決定する。サンプル電極11は製造技術の理由で、ク
ロック電極4,5と同様に、厚肉酸化物上の部分11aと薄肉
酸化物上の部分11Bとより成っており、入力ダイオード1
0と入力電極12の下方の蓄積領域との間のスイッチとし
て作用する。サンプルゲート11にはクロック電圧源９に
よってサンプルクロックφsが供給される。
動作中半導体本体１に例えば−3.5Vの基準電圧が供給さ
れ、クロック電極4,5には０および5Vのレベルを有する
クロック電圧φ1，φ2が供給される。クロック電圧φs
も０および5V間で変化する。第２図はこれらの電圧で電
荷結合装置のに入力部に生じる電位分布を示しており、
表面電位を表わす量ＶをCCDにとって通常のように下方
に向けてプロットしてある。この第２図には、基板電圧
の電位レベルおよび5Vをも破線で示してある。電位レベ
ル15は入力ダイオード10の電位レベルを表わす。サンプ
ルゲート11の下方の表面電位は符号16で示してあり、こ
の符号のサフィックスａおよびｂは部分11aおよび11bの
下方の電位をそれぞれ表わす。電位16′a,16′ｂはクロ
ック電圧φs＝0Vの際に生じ、電位16a,16bはクロック電
圧φs＝5Vの際に生じる。この第２図から明かなよう
に、φs＝5Vの際電子は入力ダイオード10から入力ゲー
ト12の下方の領域に流れることができ、この電子の流れ
はφs＝0Vで阻止される。同様に、電位レベル17a,17bお
よび17′a,17′ｂはそれぞれφ1＝5Vおよびφ1＝0Vの際
のクロック電極4a,4bの下方の電位を表わす。１つの電
荷パケット当りの電荷の最大量を決定する例えば電位レ
ベル17′ａおよび17′ｂ間の電位差は約3Vである。入力
信号Vinの最小値に相当する入力ゲート12の下方の可能
な（図中）最上位の電位レベル18′は入力ダイオード10
の電位レベル15によって決定される。入力信号Vinの最
大値に相当する入力ゲート12の下方の有効な（図中）最
下位の電位レベルは電位障壁17aの高さによって決定さ
れる。入力信号Vinがその上記の最大値を越える場合に
は、前記の最下位の電位レベルは第２図に18で示すよう
に電位レベル17aよりも下方になる。この状態では、入
力ゲート12の下方に蓄積されたすべての電荷をもはや第
１クロック電極４の下方の電位の井戸17bに転送するこ
とができない。
れ、クロック電極4,5には０および5Vのレベルを有する
クロック電圧φ1，φ2が供給される。クロック電圧φs
も０および5V間で変化する。第２図はこれらの電圧で電
荷結合装置のに入力部に生じる電位分布を示しており、
表面電位を表わす量ＶをCCDにとって通常のように下方
に向けてプロットしてある。この第２図には、基板電圧
の電位レベルおよび5Vをも破線で示してある。電位レベ
ル15は入力ダイオード10の電位レベルを表わす。サンプ
ルゲート11の下方の表面電位は符号16で示してあり、こ
の符号のサフィックスａおよびｂは部分11aおよび11bの
下方の電位をそれぞれ表わす。電位16′a,16′ｂはクロ
ック電圧φs＝0Vの際に生じ、電位16a,16bはクロック電
圧φs＝5Vの際に生じる。この第２図から明かなよう
に、φs＝5Vの際電子は入力ダイオード10から入力ゲー
ト12の下方の領域に流れることができ、この電子の流れ
はφs＝0Vで阻止される。同様に、電位レベル17a,17bお
よび17′a,17′ｂはそれぞれφ1＝5Vおよびφ1＝0Vの際
のクロック電極4a,4bの下方の電位を表わす。１つの電
荷パケット当りの電荷の最大量を決定する例えば電位レ
ベル17′ａおよび17′ｂ間の電位差は約3Vである。入力
信号Vinの最小値に相当する入力ゲート12の下方の可能
な（図中）最上位の電位レベル18′は入力ダイオード10
の電位レベル15によって決定される。入力信号Vinの最
大値に相当する入力ゲート12の下方の有効な（図中）最
下位の電位レベルは電位障壁17aの高さによって決定さ
れる。入力信号Vinがその上記の最大値を越える場合に
は、前記の最下位の電位レベルは第２図に18で示すよう
に電位レベル17aよりも下方になる。この状態では、入
力ゲート12の下方に蓄積されたすべての電荷をもはや第
１クロック電極４の下方の電位の井戸17bに転送するこ
とができない。
実際例では、レベル18および17a間の電位差は小さい、
すなわち1Vよりも小さいも、特に最大入力電圧でのしき
い値電圧の変動の為に電位レベル18がしばしばレベル17
aよりも下に位置し、電荷パケット全体を転送すること
ができなくなるということを確かめた。
すなわち1Vよりも小さいも、特に最大入力電圧でのしき
い値電圧の変動の為に電位レベル18がしばしばレベル17
aよりも下に位置し、電荷パケット全体を転送すること
ができなくなるということを確かめた。
第３図は上述した問題を簡単に解決した半導体装置の一
実施例を示す。簡単の為に、この第３図の装置において
第１図の装置と同じ部分には第１図と同じ符号を付し
た。本例の場合第１図の装置と相違して第１クロック電
極４をクロックライン７に直接接続せずに増幅器20を介
してこのクロックライン７に接続する。この増幅器とし
てはブートストラップ回路を用いて、5Vの電源電圧を変
更する必要がないようにするのが好ましい。第５図にこ
のような増幅器回路を例示する。この第５図では、ディ
プリーション型のトランジスタをチャネル領域中の二重
線で表わしており、エンハンスメント型のトランジスタ
をチャネル領域中の単一ラインで表わしていることに注
意すべきである。クロック電圧源９から生じるクロック
信号φ1はトランジスタT1のゲートに供給され、増幅さ
れた出力信号φ1はトランジスタT5のドレインから取出
される。この増幅器回路には0Vおよび5Vの２つの電源ラ
インがある。この増幅器回路は左側から見て最初の個所
に駆動トランジスタT1と負荷トランジスタT2との直列回
路を有する第１インバータ段を具えている。この第１イ
ンバータ段には、駆動トランジスタT3と負荷トランジス
タT4とを有する同様な第２インバータ段が後続してい
る。この第２インバータ段の入力端、すなわちトランジ
スタT3のゲートは第１インバータ段の出力端21に接続さ
れている。負荷トランジスタT2およびT4のゲートはこれ
らトランジスタのソースにそれぞれ接続されている。第
２インバータ段T3,T4には３つのトランジスタT5,T6およ
びT7の直列回路が後続している。トランジスタT5および
T7のゲート電極は第１インバータ段の出力端21に接続さ
れている。トランジスタT6のゲートは第２インバータ段
T3,T4の出力端22に接続されている。トランジスタT5お
よびT6の相互接続点23は出力端子24に接続され、この出
力端子には第１クロック電極４に供給しうる出力信号を
取出しうる。トランジスタT6およびT7間の相互接続点25
はブートストラップコンデンサＣの第１電極に接続され
ている。第５図の右側端には２つのトランジスタ、すな
わちエンハンスメント型のトランジスタT8とディプリー
ション型のトランジスタT9とより成る直列回路が示され
ており、トランジスタT8のゲートは第１インバータ段の
出力端21に接続され、トランジスタT9のゲートはそのソ
ース領域26に接続されている。トランジスタT9には並列
にトランジスタT10が接続され、このトランジスタT10の
ゲートは出力端24、すなわち接続点23に接続されてい
る。トランジスタT8およびT9間の相互接続点26はブート
ストラップコンデンサＣの第２電極に接続されている。
実施例を示す。簡単の為に、この第３図の装置において
第１図の装置と同じ部分には第１図と同じ符号を付し
た。本例の場合第１図の装置と相違して第１クロック電
極４をクロックライン７に直接接続せずに増幅器20を介
してこのクロックライン７に接続する。この増幅器とし
てはブートストラップ回路を用いて、5Vの電源電圧を変
更する必要がないようにするのが好ましい。第５図にこ
のような増幅器回路を例示する。この第５図では、ディ
プリーション型のトランジスタをチャネル領域中の二重
線で表わしており、エンハンスメント型のトランジスタ
をチャネル領域中の単一ラインで表わしていることに注
意すべきである。クロック電圧源９から生じるクロック
信号φ1はトランジスタT1のゲートに供給され、増幅さ
れた出力信号φ1はトランジスタT5のドレインから取出
される。この増幅器回路には0Vおよび5Vの２つの電源ラ
インがある。この増幅器回路は左側から見て最初の個所
に駆動トランジスタT1と負荷トランジスタT2との直列回
路を有する第１インバータ段を具えている。この第１イ
ンバータ段には、駆動トランジスタT3と負荷トランジス
タT4とを有する同様な第２インバータ段が後続してい
る。この第２インバータ段の入力端、すなわちトランジ
スタT3のゲートは第１インバータ段の出力端21に接続さ
れている。負荷トランジスタT2およびT4のゲートはこれ
らトランジスタのソースにそれぞれ接続されている。第
２インバータ段T3,T4には３つのトランジスタT5,T6およ
びT7の直列回路が後続している。トランジスタT5および
T7のゲート電極は第１インバータ段の出力端21に接続さ
れている。トランジスタT6のゲートは第２インバータ段
T3,T4の出力端22に接続されている。トランジスタT5お
よびT6の相互接続点23は出力端子24に接続され、この出
力端子には第１クロック電極４に供給しうる出力信号を
取出しうる。トランジスタT6およびT7間の相互接続点25
はブートストラップコンデンサＣの第１電極に接続され
ている。第５図の右側端には２つのトランジスタ、すな
わちエンハンスメント型のトランジスタT8とディプリー
ション型のトランジスタT9とより成る直列回路が示され
ており、トランジスタT8のゲートは第１インバータ段の
出力端21に接続され、トランジスタT9のゲートはそのソ
ース領域26に接続されている。トランジスタT9には並列
にトランジスタT10が接続され、このトランジスタT10の
ゲートは出力端24、すなわち接続点23に接続されてい
る。トランジスタT8およびT9間の相互接続点26はブート
ストラップコンデンサＣの第２電極に接続されている。
次に回路の動作説明をφ1＝0V（低レベル）とした状態
から開始する。トランジスタT1は非導通であり、従って
出力端21は5V（高レベル）に達している。この信号は第
２インバータ段T3,T4により再び反転され、接続点22が
低レベル（ほぼ0V）になる。この状態では、トランジス
タT5およびT7が導通し、トランジスタT6が非導通となっ
ている。従って、（出力端子をも構成する）接続点23に
は0Vが供給されており、接続点25には5Vが供給されてい
る。これと同時に、トランジスタT8が導通しトランジス
タT10が非導通である為、接続点26には（ほぼ）0Vが印
加される。φ1が5V（高レベル）になると、接続点21お
よび22がそれぞれ0Vおよび5Vとなる。従って、トランジ
スタT5およびT7が非導通となり、トランジスタT6が導通
する。これと同時にトランジスタT8が非導通となる為、
接続点26における電圧が5Vに増大する。ブートストラッ
プコンデンサＣが接続点26に接続されており、トランジ
スタT5およびT7が非導通であるという事実の為に、既に
5Vが印加されていた接続点25における電圧が実質的に10
Vの値に増大する。接続点25における最終的な電位値は
容量性の分圧の為に10Vよりもわずかに低くなるおそれ
がある。この状態でトランジスタT6は導通している為、
接続点23、従って出力端子24は接続点25の電圧源を追従
してほぼ10Vとなる。この状態で導通しているトランジ
スタT10は接続点26が帯電する速度を増大させる作用を
するだけである。
から開始する。トランジスタT1は非導通であり、従って
出力端21は5V（高レベル）に達している。この信号は第
２インバータ段T3,T4により再び反転され、接続点22が
低レベル（ほぼ0V）になる。この状態では、トランジス
タT5およびT7が導通し、トランジスタT6が非導通となっ
ている。従って、（出力端子をも構成する）接続点23に
は0Vが供給されており、接続点25には5Vが供給されてい
る。これと同時に、トランジスタT8が導通しトランジス
タT10が非導通である為、接続点26には（ほぼ）0Vが印
加される。φ1が5V（高レベル）になると、接続点21お
よび22がそれぞれ0Vおよび5Vとなる。従って、トランジ
スタT5およびT7が非導通となり、トランジスタT6が導通
する。これと同時にトランジスタT8が非導通となる為、
接続点26における電圧が5Vに増大する。ブートストラッ
プコンデンサＣが接続点26に接続されており、トランジ
スタT5およびT7が非導通であるという事実の為に、既に
5Vが印加されていた接続点25における電圧が実質的に10
Vの値に増大する。接続点25における最終的な電位値は
容量性の分圧の為に10Vよりもわずかに低くなるおそれ
がある。この状態でトランジスタT6は導通している為、
接続点23、従って出力端子24は接続点25の電圧源を追従
してほぼ10Vとなる。この状態で導通しているトランジ
スタT10は接続点26が帯電する速度を増大させる作用を
するだけである。
第５図に示すブートストラップ駆動回路を用いることに
より、5Vのクロック電圧φ1，φ2を用いた際に第４図に
示すように入力ゲートの下方の電荷パケット全体を第１
クロック電極４の下方に転送しうるようになる。第４図
と第２図との間の相違は主として、φ1＝5Vの際に第５
図における電位レベル17″a,17″ｂが第２図における電
位レベル17a,17bよりも数ボルト低くなるという事実に
ある。従って、入力電圧Vinが最大値にある場合でもレ
ベル18は電位レベル17″ａよりも上方に位置し、入力電
圧Vinがこの最大値にある際に入力ゲート12の下方に蓄
積された電荷の全量を電荷転送チャネル３に流すことが
できる。従って、明細書前文で説明した従来の装置にお
いて不完全な電荷転送により生じるおそれのある信号ひ
ずみを本発明による上述した装置においては入力信号V
inを減少せしめる必要なく簡単に回避しうる。更に、上
述した本発明による装置においては、第１クロック電極
以外のクロック電極を0Vおよび5Vの通常の低クロック電
圧φ1，φ2により駆動しうる為、電力消費が殆ど増大し
ない。
より、5Vのクロック電圧φ1，φ2を用いた際に第４図に
示すように入力ゲートの下方の電荷パケット全体を第１
クロック電極４の下方に転送しうるようになる。第４図
と第２図との間の相違は主として、φ1＝5Vの際に第５
図における電位レベル17″a,17″ｂが第２図における電
位レベル17a,17bよりも数ボルト低くなるという事実に
ある。従って、入力電圧Vinが最大値にある場合でもレ
ベル18は電位レベル17″ａよりも上方に位置し、入力電
圧Vinがこの最大値にある際に入力ゲート12の下方に蓄
積された電荷の全量を電荷転送チャネル３に流すことが
できる。従って、明細書前文で説明した従来の装置にお
いて不完全な電荷転送により生じるおそれのある信号ひ
ずみを本発明による上述した装置においては入力信号V
inを減少せしめる必要なく簡単に回避しうる。更に、上
述した本発明による装置においては、第１クロック電極
以外のクロック電極を0Vおよび5Vの通常の低クロック電
圧φ1，φ2により駆動しうる為、電力消費が殆ど増大し
ない。
本発明は上述した実施例に限定されるものではなく、種
々の変更を加えうること勿論である。例えば、本発明は
電位障壁を有する電荷結合装置にのみならず、例えば前
述した論文に記載された４相装置のように電位障壁が存
在しない装置にも用いるものである。
々の変更を加えうること勿論である。例えば、本発明は
電位障壁を有する電荷結合装置にのみならず、例えば前
述した論文に記載された４相装置のように電位障壁が存
在しない装置にも用いるものである。
第１図は、通常のクロック電圧が第１クロック電極に印
加されている従来の電荷結合装置を示す断面図、 第２図は、第１図に示す装置の動作中の電位分布を示す
線図、 第３図は、本発明による半導体装置の一例を示す断面
図、 第４図は、第３図の装置の動作中の電位分布を示す線
図、 第５図は、第３図に示す装置に用いる駆動回路の一例を
示す回路図である。 １……半導体本体、２……１の主表面 ３……チャネル、4,5……クロック電極 ６……酸化物層、7,8……クロックライン ９……クロック電圧源 10……n+電子源領域（入力ダイオード） 11……第１電極（サンプルゲート） 12……第２電極（入力ゲート） 13……電圧源（信号源） 20……増幅器
加されている従来の電荷結合装置を示す断面図、 第２図は、第１図に示す装置の動作中の電位分布を示す
線図、 第３図は、本発明による半導体装置の一例を示す断面
図、 第４図は、第３図の装置の動作中の電位分布を示す線
図、 第５図は、第３図に示す装置に用いる駆動回路の一例を
示す回路図である。 １……半導体本体、２……１の主表面 ３……チャネル、4,5……クロック電極 ６……酸化物層、7,8……クロックライン ９……クロック電圧源 10……n+電子源領域（入力ダイオード） 11……第１電極（サンプルゲート） 12……第２電極（入力ゲート） 13……電圧源（信号源） 20……増幅器
Claims (5)
- 【請求項１】半導体本体の表面に設けられた電荷結合装
置を具える半導体装置であって、前記の電荷結合装置
は、入力信号に依存して電荷パケットを形成する入力段
と、下側の電荷転送チャネル中でこれらの電荷パケット
を順次に蓄積および転送する為のクロック電圧を印加す
る為の接続手段が設けられたクロック電極の列とを具え
ており、前記の入力段は電荷転送方向に見て順次に入力
ダイオードと、サンプルゲートと称する第１電極と、入
力ゲートと称する第２電極とを有しており、前記の入力
ダイオードには固定電圧を印加する接続手段が設けら
れ、前記の入力ゲートには入力信号を供給する手段が設
けられ、前記のサンプルゲートには前記の入力ダイオー
ドと前記の入力ゲートの下方の領域との間の接続を達成
させたり遮断したりするサンプルクロック電圧を印加す
る手段が設けられている半導体装置において、前記の接
続手段が増幅器を有し、この増幅器の出力端が前記の入
力ゲートに続く第１クロック電極に接続され、この増幅
器の入力端に、前記のクロック電極の列に適合するクロ
ック電圧を供給しうるようになっており、これによりこ
のクロック電圧がこの増幅器の入力端に供給された際に
第１クロック電極の下方に誘起せしめうる電位の井戸の
深さを、入力ゲートの下方に形成された全電荷パケット
をこの電位の井戸内に流しうるのに充分な深さとしうる
ようにしたことを特徴とする半導体装置。 - 【請求項２】特許請求の範囲第１項に記載の半導体装置
において、各クロック電極が転送部分と蓄積部分とを具
えており、クロック電圧が印加された際に、電位障壁が
転送部分の下方に、電位の井戸が蓄積部分の下方に誘起
されるようになっていることを特徴とする半導体装置。 - 【請求項３】特許請求の範囲第２項に記載の半導体装置
において、前記の電荷結合装置が２相電荷結合装置を構
成していることを特徴とする半導体装置。 - 【請求項４】特許請求の範囲第１〜３項のいずれか１項
に記載の半導体装置において、前記の電荷結合装置が表
面チャネル型の電荷結合装置であることを特徴とする半
導体装置。 - 【請求項５】特許請求の範囲第１〜４項のいずれか１項
に記載の半導体装置において、前記の増幅器がブートス
トラップ駆動回路を有していることを特徴とする半導体
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8600891 | 1986-04-09 | ||
| NL8600891A NL8600891A (nl) | 1986-04-09 | 1986-04-09 | Halfgeleiderinrichting. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62243365A JPS62243365A (ja) | 1987-10-23 |
| JPH0724307B2 true JPH0724307B2 (ja) | 1995-03-15 |
Family
ID=19847850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62084883A Expired - Lifetime JPH0724307B2 (ja) | 1986-04-09 | 1987-04-08 | 半導体装置 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4774719A (ja) |
| EP (1) | EP0244889B1 (ja) |
| JP (1) | JPH0724307B2 (ja) |
| KR (1) | KR950004868B1 (ja) |
| CN (1) | CN1005939B (ja) |
| AT (1) | ATE57786T1 (ja) |
| AU (1) | AU592171B2 (ja) |
| CA (1) | CA1291567C (ja) |
| DE (1) | DE3765687D1 (ja) |
| NL (1) | NL8600891A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728029B2 (ja) * | 1987-05-21 | 1995-03-29 | 株式会社東芝 | 電荷転送素子 |
| NL8800851A (nl) * | 1988-04-05 | 1989-11-01 | Philips Nv | Halfgeleidergeheugeninrichting. |
| US6573541B1 (en) | 2000-09-29 | 2003-06-03 | International Business Machines Corporation | Charge coupled device with channel well |
| US7046283B1 (en) | 2000-10-11 | 2006-05-16 | Dalsa, Inc. | Arrangements of clock line drivers |
| JP4249433B2 (ja) * | 2002-05-15 | 2009-04-02 | Ｎｅｃエレクトロニクス株式会社 | 電荷転送素子及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3925805A (en) * | 1974-01-28 | 1975-12-09 | Hughes Aircraft Co | System for transferring charge between spaced apart CCDs by direct series connection |
| NL8600890A (nl) * | 1986-04-09 | 1987-11-02 | Philips Nv | Halfgeleiderinrichting. |
-
1986
- 1986-04-09 NL NL8600891A patent/NL8600891A/nl not_active Application Discontinuation
-
1987
- 1987-03-31 AT AT87200594T patent/ATE57786T1/de active
- 1987-03-31 DE DE8787200594T patent/DE3765687D1/de not_active Expired - Lifetime
- 1987-03-31 US US07/033,129 patent/US4774719A/en not_active Expired - Fee Related
- 1987-03-31 EP EP87200594A patent/EP0244889B1/en not_active Expired - Lifetime
- 1987-04-02 CA CA000533696A patent/CA1291567C/en not_active Expired - Lifetime
- 1987-04-04 CN CN87102618.XA patent/CN1005939B/zh not_active Expired
- 1987-04-06 KR KR1019870003241A patent/KR950004868B1/ko not_active Expired - Lifetime
- 1987-04-08 JP JP62084883A patent/JPH0724307B2/ja not_active Expired - Lifetime
- 1987-04-08 AU AU71189/87A patent/AU592171B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0244889A1 (en) | 1987-11-11 |
| DE3765687D1 (de) | 1990-11-29 |
| US4774719A (en) | 1988-09-27 |
| AU592171B2 (en) | 1990-01-04 |
| JPS62243365A (ja) | 1987-10-23 |
| ATE57786T1 (de) | 1990-11-15 |
| CA1291567C (en) | 1991-10-29 |
| CN87102618A (zh) | 1987-10-21 |
| KR870010633A (ko) | 1987-11-30 |
| KR950004868B1 (ko) | 1995-05-15 |
| CN1005939B (zh) | 1989-11-29 |
| NL8600891A (nl) | 1987-11-02 |
| AU7118987A (en) | 1987-10-15 |
| EP0244889B1 (en) | 1990-10-24 |
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