JPS62243365A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62243365A JPS62243365A JP62084883A JP8488387A JPS62243365A JP S62243365 A JPS62243365 A JP S62243365A JP 62084883 A JP62084883 A JP 62084883A JP 8488387 A JP8488387 A JP 8488387A JP S62243365 A JPS62243365 A JP S62243365A
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- charge
- gate
- electrode
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Networks Using Active Elements (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Bipolar Transistors (AREA)
- Noodles (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体本体の表面に設けられた電荷結合装置
を具える半導体装置であって、前記の電荷結合装置は、
入力信号に依存して電荷パケットを形成する入力段と、
下側の電荷転送チャネル中でこれらの電荷パケットを順
次に蓄積および転送する為のクロック電圧を印加する為
の接続手段が設けられたクロック電極の列とを具えてお
り、前記の入力段は電荷転送方向に見て順次に入力ダイ
オードと、サンプルゲートと称する第１電極と、人力ゲ
ートと称する第２電極とを有しており、前記の入力ダイ
オードには固定電圧を印加する接続手段が設けられ、前
記の人力ゲートには入力信号を供給する手段が設けられ
、前記のサンプルゲートには前記の人力ダイオードと前
記の入力ゲートの下方の領域との間の接続を達成させた
り遮断したりするサンプルクロック電圧を印加する手段
が設けられている半導体装置に関するものである。
を具える半導体装置であって、前記の電荷結合装置は、
入力信号に依存して電荷パケットを形成する入力段と、
下側の電荷転送チャネル中でこれらの電荷パケットを順
次に蓄積および転送する為のクロック電圧を印加する為
の接続手段が設けられたクロック電極の列とを具えてお
り、前記の入力段は電荷転送方向に見て順次に入力ダイ
オードと、サンプルゲートと称する第１電極と、人力ゲ
ートと称する第２電極とを有しており、前記の入力ダイ
オードには固定電圧を印加する接続手段が設けられ、前
記の人力ゲートには入力信号を供給する手段が設けられ
、前記のサンプルゲートには前記の人力ダイオードと前
記の入力ゲートの下方の領域との間の接続を達成させた
り遮断したりするサンプルクロック電圧を印加する手段
が設けられている半導体装置に関するものである。
５ＨＣ２（サンプル・ホールド回路２）として示される
入力段を有する電荷結合装置は特に、１９７４年９月に
ニシンバラ（Ｅｄｉｎｂｕｒｇｈ ）で開催された電荷
結合装置の技術および応用に関する国際会議の論文集”
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅｏ
ｎ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ 八ｐｐｌｉ
ｃａｔｉｏｎｓ ｏｆＣｈａｒｇｅ−Ｃｏｕｐｌｅｄ
Ｄｅｖｉｃｅｓ”の第１３−２１頁におけるＣＣＤア
ナログ入力回路特性の比較に関する論文１八Ｃｏｍｐａ
ｒｉｓｏｎ ｏｆ ＣＣＤ Ａｎａｌｏｇ Ｉｎｐｕｔ
Ｃ１ｒｃｕｉｔＣｈａｒａｃｔｅｒｉｓｔｉｃｓ ”
に記載されている。この入力段はリニア特性を有し、し
かも高周波分野に極めて適している。この論文には、入
力ゲートの下方の電荷パケットを全体として第１クロッ
ク電極の下方の蓄積領域に転送せしめうろことを保証す
る為に、入力信号をパルス状に供給したり或いは減衰さ
せたりする必要があるという欠点が記載されている。し
かも、このようにしても更に欠点がある。例えば、入力
信号をパルス状で供給すると、これにより信号ひずみを
生せしめるおそれがあり、この信号ひずみはデジタル分
野にとっては妨害とならないかもしれないが、例えばア
ナログ電圧にとっては妨害となるおそれがある。また信
号を減衰させることにより一般に信号対雑音比を不所望
に減少せしめる。
入力段を有する電荷結合装置は特に、１９７４年９月に
ニシンバラ（Ｅｄｉｎｂｕｒｇｈ ）で開催された電荷
結合装置の技術および応用に関する国際会議の論文集”
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅｏ
ｎ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ 八ｐｐｌｉ
ｃａｔｉｏｎｓ ｏｆＣｈａｒｇｅ−Ｃｏｕｐｌｅｄ
Ｄｅｖｉｃｅｓ”の第１３−２１頁におけるＣＣＤア
ナログ入力回路特性の比較に関する論文１八Ｃｏｍｐａ
ｒｉｓｏｎ ｏｆ ＣＣＤ Ａｎａｌｏｇ Ｉｎｐｕｔ
Ｃ１ｒｃｕｉｔＣｈａｒａｃｔｅｒｉｓｔｉｃｓ ”
に記載されている。この入力段はリニア特性を有し、し
かも高周波分野に極めて適している。この論文には、入
力ゲートの下方の電荷パケットを全体として第１クロッ
ク電極の下方の蓄積領域に転送せしめうろことを保証す
る為に、入力信号をパルス状に供給したり或いは減衰さ
せたりする必要があるという欠点が記載されている。し
かも、このようにしても更に欠点がある。例えば、入力
信号をパルス状で供給すると、これにより信号ひずみを
生せしめるおそれがあり、この信号ひずみはデジタル分
野にとっては妨害とならないかもしれないが、例えばア
ナログ電圧にとっては妨害となるおそれがある。また信
号を減衰させることにより一般に信号対雑音比を不所望
に減少せしめる。
前述した種類の入力回路を用いた場合における入力段か
ら電荷転送チャネルへの不完全な電荷転送の問題は特に
、電極が転送部分と蓄積部分とを有し、電位障壁を転送
部分の下方に誘起させる為の手段（厚肉酸化物或いは例
えば追加のイオン注入部或いはこれらの双方）を内部に
設けた電荷結合装置に生じる。後の図面に関する説明か
ら明かなように、この電位障壁の為にまた全電荷を転送
せしめうるようにする必要があるという条件の為に入力
信号を変えうる範囲は極めて小さい。
ら電荷転送チャネルへの不完全な電荷転送の問題は特に
、電極が転送部分と蓄積部分とを有し、電位障壁を転送
部分の下方に誘起させる為の手段（厚肉酸化物或いは例
えば追加のイオン注入部或いはこれらの双方）を内部に
設けた電荷結合装置に生じる。後の図面に関する説明か
ら明かなように、この電位障壁の為にまた全電荷を転送
せしめうるようにする必要があるという条件の為に入力
信号を変えうる範囲は極めて小さい。
本発明の目的は、入力信号を比較的大きな電圧範囲で、
例えば５ｖのクロック電圧の際に２Ｖまでひずみなく変
えうるようにした前述した種類の半導体装置を提供せん
とするにある。
例えば５ｖのクロック電圧の際に２Ｖまでひずみなく変
えうるようにした前述した種類の半導体装置を提供せん
とするにある。
本発明は、半導体本体の表面に設けられた電荷結合装置
を具える半導体装置であって、前記の電荷結合装置は、
入力信号に依存して電荷パケットを形成する入力段と、
下側の電荷転送チャネル中でこれらの電荷パケットを順
次に蓄積および転送する為のクロック電圧を印加する為
の接続手段が設けられたクロック電極の列とを具えてお
り、前記の入力段は電荷転送方向に見て順次に入力ダイ
オードと、サンプルゲートと称する第１電極と、入力ゲ
ートと称する第２電極とを有しており、前記の入力ダイ
オードには固定電圧を印加する接続手段が設けられ、前
記の人力ゲートには入力信号を供給する手段が設けられ
、前記のサンプルゲートには前記の人力ダイオードと前
記の人力ゲートの下方の領域との間の接続を達成させた
り遮断したりするサンプルクロック電圧を印加する手段
が設けられている半導体装置において、前記の接続手段
が増幅器を有し、この増幅器の出力端が前記の入力ゲー
トに続く第１クロック電極に接続され、この増幅器の入
力端に、前記のクロック電極の列に適合するクロック電
圧を供給しうるようになっており、これによりこのクロ
ック電圧がこの増幅器の入力端に供給された際に第１ク
ロック電極の下方に誘起せしめうる電位の井戸の深さを
、人力ゲートの下方に形成された全電荷パケ・ｙ）をこ
の電位の井戸内に流しうるのに充分な深さとしうるよう
にしたことを特徴とする。
を具える半導体装置であって、前記の電荷結合装置は、
入力信号に依存して電荷パケットを形成する入力段と、
下側の電荷転送チャネル中でこれらの電荷パケットを順
次に蓄積および転送する為のクロック電圧を印加する為
の接続手段が設けられたクロック電極の列とを具えてお
り、前記の入力段は電荷転送方向に見て順次に入力ダイ
オードと、サンプルゲートと称する第１電極と、入力ゲ
ートと称する第２電極とを有しており、前記の入力ダイ
オードには固定電圧を印加する接続手段が設けられ、前
記の人力ゲートには入力信号を供給する手段が設けられ
、前記のサンプルゲートには前記の人力ダイオードと前
記の人力ゲートの下方の領域との間の接続を達成させた
り遮断したりするサンプルクロック電圧を印加する手段
が設けられている半導体装置において、前記の接続手段
が増幅器を有し、この増幅器の出力端が前記の入力ゲー
トに続く第１クロック電極に接続され、この増幅器の入
力端に、前記のクロック電極の列に適合するクロック電
圧を供給しうるようになっており、これによりこのクロ
ック電圧がこの増幅器の入力端に供給された際に第１ク
ロック電極の下方に誘起せしめうる電位の井戸の深さを
、人力ゲートの下方に形成された全電荷パケ・ｙ）をこ
の電位の井戸内に流しうるのに充分な深さとしうるよう
にしたことを特徴とする。
通常のクロック電圧の代わりに大きなり口・ツク電圧を
第１クロック電極に印加するという事実の為に、電荷転
送中箱１クロック電極の転送部分の下方の電位障壁のレ
ベルは人力ゲートの下方の最低電位レベルよりも低くな
る。また増幅されたクロック電圧は第１クロック電極に
のみ供給されその他のクロック電極には供給されないと
ろい事実の為に、装置内での電力消費は殆ど増大しない
。
第１クロック電極に印加するという事実の為に、電荷転
送中箱１クロック電極の転送部分の下方の電位障壁のレ
ベルは人力ゲートの下方の最低電位レベルよりも低くな
る。また増幅されたクロック電圧は第１クロック電極に
のみ供給されその他のクロック電極には供給されないと
ろい事実の為に、装置内での電力消費は殆ど増大しない
。
通常の低電源電圧（例えば５Ｖ）で装置を動作せしめう
るようにする重要な好適例では、前記の増幅器がブート
ストラップ駆動回路を有するようにする。
るようにする重要な好適例では、前記の増幅器がブート
ストラップ駆動回路を有するようにする。
以下図面につき説明する。
本発明は表面チャネルＣＣＤにつき説明する。
本発明自体は埋込チャネルを有する電荷結合装置（ＢＣ
ＣＤ）にも用いることができるも、ある分野、例えば直
線性に関して厳しい条件が課せられている分野に対して
は表面チャネルを有する電荷結合装置或いは人力部を表
面チャネル技術で設けたＢＣＣＤがしばしば好ましいも
のとなる。
ＣＤ）にも用いることができるも、ある分野、例えば直
線性に関して厳しい条件が課せられている分野に対して
は表面チャネルを有する電荷結合装置或いは人力部を表
面チャネル技術で設けたＢＣＣＤがしばしば好ましいも
のとなる。
本発明により解決すべき問題を説明する為に、第１図に
、通常のクロック電圧により制御される明細書の「発明
の詳細な説明」の欄の冒頭に記載した電荷結合装置を示
す。この場合ｎチャネル型とするも、勿論ｐチャネル型
とすることができるこの装置は例えば珪素より成るｐ型
半導体本体１を具え、この半導体本体１の主表面２には
チャネル３が設けられている。チャネル３を通る電荷転
送を制御する為に、表面２に、中間の酸化物層６により
この表面から分離されたクロック電極４゜５の列が設け
られている。これらクロック電極の各々は転送部分ａと
蓄積部分すとを有しており、これらの部分は、クロック
電圧が印加されるとチャネル３中で転送部分ａの下方に
電位障壁を、蓄積部分すの下方に電位の井戸を誘起する
為に存在させる手段により互いに識別される。本例では
、これらの手段は転送部分４ａ、５ａの下の厚肉酸化物
６と、蓄積部分４ｂ、５ｂの下の薄肉酸化物とを以って
構成されている。これらの手段は、例えばチャネル中に
イオン注入された領域のような、しきい値電圧を変える
他の既知の手段を有するようにもしうろこと勿論である
。ここに記載した例では、転送部分および蓄積部分を有
する電極構造が２和動作モードの為に用いられている。
、通常のクロック電圧により制御される明細書の「発明
の詳細な説明」の欄の冒頭に記載した電荷結合装置を示
す。この場合ｎチャネル型とするも、勿論ｐチャネル型
とすることができるこの装置は例えば珪素より成るｐ型
半導体本体１を具え、この半導体本体１の主表面２には
チャネル３が設けられている。チャネル３を通る電荷転
送を制御する為に、表面２に、中間の酸化物層６により
この表面から分離されたクロック電極４゜５の列が設け
られている。これらクロック電極の各々は転送部分ａと
蓄積部分すとを有しており、これらの部分は、クロック
電圧が印加されるとチャネル３中で転送部分ａの下方に
電位障壁を、蓄積部分すの下方に電位の井戸を誘起する
為に存在させる手段により互いに識別される。本例では
、これらの手段は転送部分４ａ、５ａの下の厚肉酸化物
６と、蓄積部分４ｂ、５ｂの下の薄肉酸化物とを以って
構成されている。これらの手段は、例えばチャネル中に
イオン注入された領域のような、しきい値電圧を変える
他の既知の手段を有するようにもしうろこと勿論である
。ここに記載した例では、転送部分および蓄積部分を有
する電極構造が２和動作モードの為に用いられている。
しかし他の例では、この電極構造は、１個以外のすべて
の蓄積個所に情報が充填され、空の蓄積個所が電荷転送
方向とは逆の方向に偏移せしめられるワンピット・パー
・エレクトロード（ｏｎｅ ｂｉｔｐｅｒ ｅｌｅｃｔ
ｒｏｄｅ ）デバイスとして電荷結合装置を動作させる
作用をする。更に、１或いは３層構造のような他の電極
構造も用いうる。
の蓄積個所に情報が充填され、空の蓄積個所が電荷転送
方向とは逆の方向に偏移せしめられるワンピット・パー
・エレクトロード（ｏｎｅ ｂｉｔｐｅｒ ｅｌｅｃｔ
ｒｏｄｅ ）デバイスとして電荷結合装置を動作させる
作用をする。更に、１或いは３層構造のような他の電極
構造も用いうる。
クロック電極４．５は既知のようにクロックライン７お
よび８をそれぞれ経てクロック電圧源９に接続されてお
り、このクロック電圧源はその中に線図的に示すクロッ
ク電圧φ１．φ２を生じる。
よび８をそれぞれ経てクロック電圧源９に接続されてお
り、このクロック電圧源はその中に線図的に示すクロッ
ク電圧φ１．φ２を生じる。
電荷結合装置の人力部は電荷転送方向く左側から右側）
に見て、電荷パケットを形成する為の電子を生じるｎ＋
電子源領域（以後入力ダイオードと称する）１０と、ザ
ンプルゲートを構成する第１電極１１と、人力ゲートを
構成する第２電極１２とを順次に有している。
に見て、電荷パケットを形成する為の電子を生じるｎ＋
電子源領域（以後入力ダイオードと称する）１０と、ザ
ンプルゲートを構成する第１電極１１と、人力ゲートを
構成する第２電極１２とを順次に有している。
入力ダイオード１０は固定電位点、例えば大地に接続さ
れている。人力ゲート１２は電圧源１３に接続されてお
り、この電圧源は信号依存電圧を人力電極１２に供給し
、この電圧が人力電極１２の下方に形成すべき電荷パケ
ットの大きさを決定する。ザンプル電極１１は製造技術
の理由で、クロック電極４．５と同様に、厚肉酸化物上
の部分１１ａと薄肉酸化物上の部分１１Ｂとより成って
おり、人力ダイオード１０と入力電極１２の下方の蓄積
領域との間のスイッチとして作用する。サンプルゲート
１１にはクロック電圧源９によってサンプルクロックφ
５が供給される。
れている。人力ゲート１２は電圧源１３に接続されてお
り、この電圧源は信号依存電圧を人力電極１２に供給し
、この電圧が人力電極１２の下方に形成すべき電荷パケ
ットの大きさを決定する。ザンプル電極１１は製造技術
の理由で、クロック電極４．５と同様に、厚肉酸化物上
の部分１１ａと薄肉酸化物上の部分１１Ｂとより成って
おり、人力ダイオード１０と入力電極１２の下方の蓄積
領域との間のスイッチとして作用する。サンプルゲート
１１にはクロック電圧源９によってサンプルクロックφ
５が供給される。
動作中半導体本体ｌに例えば−３，５Ｖの基準電圧が供
給され、クロック電極４，５には０および５Ｖのレベル
を有するクロック電圧φ１．φ２が供給される。クロッ
ク電圧φ、も０ふよび５Ｖ間で変化する。第２図はこれ
らの電圧で電荷結合装置の入力部に生じる電位分布を示
しており、表面電位を表わす量ＶをＣＣＤにとって通常
のように下方に向けてプロットしである。この第２図に
は、基板電圧の電位レベルおよび５Ｖをも破線で示しで
ある。電位レベル１５は入力ダイオード１０の電位レベ
ルを表わす。サンプルゲート１１の下方の表面電位は符
号１６で示してあり、この符号のサフィックスａおよび
ｂは部分１１ａおよび冊 １１ｂの下方の電位をそれぞれ表わす。電位１６’ ａ
、１６’ ｂはクロック電圧φ５＝ＯＶの際に生じ、電
位１６ａ、１６ｂはクロック電圧φ。
給され、クロック電極４，５には０および５Ｖのレベル
を有するクロック電圧φ１．φ２が供給される。クロッ
ク電圧φ、も０ふよび５Ｖ間で変化する。第２図はこれ
らの電圧で電荷結合装置の入力部に生じる電位分布を示
しており、表面電位を表わす量ＶをＣＣＤにとって通常
のように下方に向けてプロットしである。この第２図に
は、基板電圧の電位レベルおよび５Ｖをも破線で示しで
ある。電位レベル１５は入力ダイオード１０の電位レベ
ルを表わす。サンプルゲート１１の下方の表面電位は符
号１６で示してあり、この符号のサフィックスａおよび
ｂは部分１１ａおよび冊 １１ｂの下方の電位をそれぞれ表わす。電位１６’ ａ
、１６’ ｂはクロック電圧φ５＝ＯＶの際に生じ、電
位１６ａ、１６ｂはクロック電圧φ。
−５Ｖの際に生じる。この第２図から明かなように、φ
ｓ −５ｖの際電子は人力ダイオード１０から入力ゲー
ト１２の下方の領域に流れることができ、この電子の流
れはφ、−ＯＶで阻止される。
ｓ −５ｖの際電子は人力ダイオード１０から入力ゲー
ト１２の下方の領域に流れることができ、この電子の流
れはφ、−ＯＶで阻止される。
同様に、電位レベル１７ａ、１７ｂおよび１７’ ａ
、１７’ ｂはそれぞれφ１−５Ｖおよびφ、 −ＯＶ
の際のクロック電極４ａ、４ｂの下方の電位を表わす。
、１７’ ｂはそれぞれφ１−５Ｖおよびφ、 −ＯＶ
の際のクロック電極４ａ、４ｂの下方の電位を表わす。
１つの電荷パケット当りの電荷の最大量を決定する例え
ば電位レベル１７’ａ＃よび１７’ｂ間の電位差は約３
Ｖである。入力信号Ｖ 、ｎの最小値に相当する入力ゲ
ート１２の下方の可能な（図中）最上位の電位レベル１
８′は入力ダイオード１０の電位レベル１５によって決
定される。入力信号Ｖ ｉ ｎの最大値に相当する人力
ゲート１２の下方の有効な（図中）最下位の電位レベル
は電位障壁１７ａの高さによって決定される。
ば電位レベル１７’ａ＃よび１７’ｂ間の電位差は約３
Ｖである。入力信号Ｖ 、ｎの最小値に相当する入力ゲ
ート１２の下方の可能な（図中）最上位の電位レベル１
８′は入力ダイオード１０の電位レベル１５によって決
定される。入力信号Ｖ ｉ ｎの最大値に相当する人力
ゲート１２の下方の有効な（図中）最下位の電位レベル
は電位障壁１７ａの高さによって決定される。
入力信号ＶＩｈがその上記の最大値を越える場合には、
前記の最下位の電位レベルは第２図に１８で示すように
電位レベル１７ａよりも下方になる。
前記の最下位の電位レベルは第２図に１８で示すように
電位レベル１７ａよりも下方になる。
この状態では、人力ゲート１２の下方に蓄積されたすべ
ての電荷をもはや第１クロック電極４の下方の電位の井
戸１７ｂに転送することができない。
ての電荷をもはや第１クロック電極４の下方の電位の井
戸１７ｂに転送することができない。
実際例では、レベル１８および１７ａ間の電位差は小さ
い、すなわちＩＶよりも小さいも、特に最大入力端子で
のしきい値電圧の変動の為に電位レベル１８がしばしば
レベル１７ａよりも下に位置し、電荷パケット全体を転
送することができなくなるということを確かめた。
い、すなわちＩＶよりも小さいも、特に最大入力端子で
のしきい値電圧の変動の為に電位レベル１８がしばしば
レベル１７ａよりも下に位置し、電荷パケット全体を転
送することができなくなるということを確かめた。
第３図は」二連した問題を簡単に解決した半導体装置の
一実施例を示す。簡単の為に、この第３図の装置におい
て第１図の装置と同じ部分には第１図と同じ符号を付し
た。本例の場合第１図の装置と相違して第１クロック電
極４をクロックライン７に直接接続せずに増幅器２０を
介してこのクロックライン７に接続する。この増幅器と
してはブートストラップ回路を用いて、５Ｖの電源電圧
を変更する必要がないようにするのゆ（好ましい。第５
図にこのような増幅器回路を例示する。この第５図では
、ディプリーション型のトランジスタをチャネル領域中
の二重線で表わしており、エンハンスメント型のトラン
ジスタをチャネル領域中の単一ラインで表わしているこ
とに注意すべきである。クロック電圧源９から生じるク
ロック信号φ１はトランジスタＴ１のゲートに供給され
、増幅された出力信号φ。はトランジスタＴ５のドレイ
ンから取出される。この増幅器回路にはＯＶおよび５ｖ
の２つの電源ラインがある。この増幅器回路は左側から
見て最初の個所に駆動トランジスタＴ１と負荷トランジ
スタＴ２との直列回路を有する第１インバータ段を具え
ている。この第１インバータ段には、駆動トランジスタ
Ｔ３と負荷トランジスタＴ、とを有する同様な第２イン
バータ段が後続している。この第２インパーク段の入力
端、すなわちトランジスタＴ３のゲートは第１インバー
タ段の出力端２１に接続されている。負荷トランジスタ
Ｔ２およびＴ、のゲートはこれらトランジスタのソース
にそれぞれ接続されている。第２インバータ段Ｔ３．Ｔ
４ には３つのトランジスタＴｓ 、 Ｔ６ 、ｔｓよ
びＴ７の直列回路が後続している。
一実施例を示す。簡単の為に、この第３図の装置におい
て第１図の装置と同じ部分には第１図と同じ符号を付し
た。本例の場合第１図の装置と相違して第１クロック電
極４をクロックライン７に直接接続せずに増幅器２０を
介してこのクロックライン７に接続する。この増幅器と
してはブートストラップ回路を用いて、５Ｖの電源電圧
を変更する必要がないようにするのゆ（好ましい。第５
図にこのような増幅器回路を例示する。この第５図では
、ディプリーション型のトランジスタをチャネル領域中
の二重線で表わしており、エンハンスメント型のトラン
ジスタをチャネル領域中の単一ラインで表わしているこ
とに注意すべきである。クロック電圧源９から生じるク
ロック信号φ１はトランジスタＴ１のゲートに供給され
、増幅された出力信号φ。はトランジスタＴ５のドレイ
ンから取出される。この増幅器回路にはＯＶおよび５ｖ
の２つの電源ラインがある。この増幅器回路は左側から
見て最初の個所に駆動トランジスタＴ１と負荷トランジ
スタＴ２との直列回路を有する第１インバータ段を具え
ている。この第１インバータ段には、駆動トランジスタ
Ｔ３と負荷トランジスタＴ、とを有する同様な第２イン
バータ段が後続している。この第２インパーク段の入力
端、すなわちトランジスタＴ３のゲートは第１インバー
タ段の出力端２１に接続されている。負荷トランジスタ
Ｔ２およびＴ、のゲートはこれらトランジスタのソース
にそれぞれ接続されている。第２インバータ段Ｔ３．Ｔ
４ には３つのトランジスタＴｓ 、 Ｔ６ 、ｔｓよ
びＴ７の直列回路が後続している。
トランジスタＴ５およびＴ１のゲート電極は第１インバ
ータ段の出力端２１に接続されている。トランジスタＴ
６のゲートは第２インバータ段Ｔ３゜Ｔ、の出力端２２
に接続されている。トランジスタＴ５およびＴ６の相互
接続点２３は出力端子２４に接続され、この出力端子に
は第１クロック電極４に供給しうる出力信号を取出しう
る。トランジスタＴ６およびＴ７間の相互接続点２５は
ブートストラップコンデンサＣの第１電極に接続されて
いる。第５図の右側端には２つのトランジスタ、すなわ
ちエンハンスメント型のトランジスタＴ８とディプリー
ション型のトランジスタＴ９とより成る直列回路が示さ
れており、トランジスタＴ８のゲートは第１インバータ
段の出力端２１に接続され、トランジスタＴ９のゲート
はそのソース領域２６に接続されている。トランジスタ
Ｔ９には並列にトランジスタ１゛、。が接続され、この
トランジスタＴ、。のゲートは出力端２４、すなわぢ接
続点２３に接続されている。トランジスタＴ８およびＴ
９間の相互接続点２６はブートストラップコンデンサＣ
の第２電極に接続されている。
ータ段の出力端２１に接続されている。トランジスタＴ
６のゲートは第２インバータ段Ｔ３゜Ｔ、の出力端２２
に接続されている。トランジスタＴ５およびＴ６の相互
接続点２３は出力端子２４に接続され、この出力端子に
は第１クロック電極４に供給しうる出力信号を取出しう
る。トランジスタＴ６およびＴ７間の相互接続点２５は
ブートストラップコンデンサＣの第１電極に接続されて
いる。第５図の右側端には２つのトランジスタ、すなわ
ちエンハンスメント型のトランジスタＴ８とディプリー
ション型のトランジスタＴ９とより成る直列回路が示さ
れており、トランジスタＴ８のゲートは第１インバータ
段の出力端２１に接続され、トランジスタＴ９のゲート
はそのソース領域２６に接続されている。トランジスタ
Ｔ９には並列にトランジスタ１゛、。が接続され、この
トランジスタＴ、。のゲートは出力端２４、すなわぢ接
続点２３に接続されている。トランジスタＴ８およびＴ
９間の相互接続点２６はブートストラップコンデンサＣ
の第２電極に接続されている。
次に回路の動作説明をφ＋＝Ｏｖ（低レベル）とした状
態から開始する。トランジスタＴ１は非導通であり、従
って出力端２１は５Ｖ（高レベル）に達している。この
信号は第２インバータ段Ｔ３゜Ｔ４ により再び反転さ
れ、接続点２２が低レベル（はぼＯＶ）になる。この状
態では、トランジスタＴ５およびＴ７が導通し、トラン
ジスタＴ６が非導通となっている。従って、（出力端子
をも構成する）接続点２３にはＯｖが供給されており、
接続点２５には５Ｖが供給されている。これと同時に、
トランジスタＴ８が導通しトランジスタＴＩＯが非導通
である為、接続点２６にはくほぼ）ＯＶが印加される。
態から開始する。トランジスタＴ１は非導通であり、従
って出力端２１は５Ｖ（高レベル）に達している。この
信号は第２インバータ段Ｔ３゜Ｔ４ により再び反転さ
れ、接続点２２が低レベル（はぼＯＶ）になる。この状
態では、トランジスタＴ５およびＴ７が導通し、トラン
ジスタＴ６が非導通となっている。従って、（出力端子
をも構成する）接続点２３にはＯｖが供給されており、
接続点２５には５Ｖが供給されている。これと同時に、
トランジスタＴ８が導通しトランジスタＴＩＯが非導通
である為、接続点２６にはくほぼ）ＯＶが印加される。
φ１が５Ｖ（高レベル）になると、接続点２１および２
２がそれぞれＯＶおよび５Ｖとなる。従って、トランジ
スタＴ５およびＴ７が非導通となり、トランジスタＴ６
が導通する。これと同時にトランジスタＴ８が非導通と
なる為、接続点２６における電圧が５Ｖに増大する。
２がそれぞれＯＶおよび５Ｖとなる。従って、トランジ
スタＴ５およびＴ７が非導通となり、トランジスタＴ６
が導通する。これと同時にトランジスタＴ８が非導通と
なる為、接続点２６における電圧が５Ｖに増大する。
ブートストラップコンデンサＣが接続点２６に接続され
ており、トランジスタＴ５およびＴ７が非導通であると
いう事実の為に、既に５Ｖが印加されていた接続点２５
における電圧が実質的にｌＯＶの値に増大する。接続点
２５における最終的な電位値は容量性の分圧の為にＩＯ
Ｖよりもわずかに低くなるおそれがある。この状態でト
ランジスタＴ６は導通している為、接続点２３、従って
出力端子２４は接続点２５の電圧源を追従してほぼ１０
Ｖとなる。この状態で導通しているトランジスタＴＩＯ
は接続点２６が帯電する速度を増大させる作用をするだ
けである。
ており、トランジスタＴ５およびＴ７が非導通であると
いう事実の為に、既に５Ｖが印加されていた接続点２５
における電圧が実質的にｌＯＶの値に増大する。接続点
２５における最終的な電位値は容量性の分圧の為にＩＯ
Ｖよりもわずかに低くなるおそれがある。この状態でト
ランジスタＴ６は導通している為、接続点２３、従って
出力端子２４は接続点２５の電圧源を追従してほぼ１０
Ｖとなる。この状態で導通しているトランジスタＴＩＯ
は接続点２６が帯電する速度を増大させる作用をするだ
けである。
第５図に示すブートストラップ駆動回路を用いることに
より、５ｖのクロック電圧φ１．φ２を用いた際に第４
図に示すように入力ゲートの下方の電荷パケットの全体
を第１クロック電極４の下方に転送しうるようになる。
より、５ｖのクロック電圧φ１．φ２を用いた際に第４
図に示すように入力ゲートの下方の電荷パケットの全体
を第１クロック電極４の下方に転送しうるようになる。
第４図と第２図との間の相違は主として、φ＋ −５Ｖ
の際に第５図にふける電位レベル１７“ａ、１７’ｂが
第２図における電位レベル１７ａ、１７ｂよりも数ボル
ト低くなるという事実にある。従って、入力端子Ｖ、。
の際に第５図にふける電位レベル１７“ａ、１７’ｂが
第２図における電位レベル１７ａ、１７ｂよりも数ボル
ト低くなるという事実にある。従って、入力端子Ｖ、。
が最大値にある場合でもレベル１８は電位レベル１７′
ａよりも上方に位置し、入力電圧Ｖｌｈがこの最大値に
ある際に人力ゲート１２の下方に蓄積された電荷の全量
を電荷転送チャネル３に流すことができる。従って、明
細書前文で説明した従来の装置において不完全な電荷転
送により生じるおそれのある信号ひずみを本発明による
上述した装置においては入力信号Ｖ ＋ ｎを減少せし
める必要なく簡単に回避しろる。更に、上述した本発明
による装置においては、第１クロック電極以外のクロッ
ク電極をＯｖおよび５Ｖの通常の低クロツタ電圧φ１．
φ２により駆動しうる為、電力消費が殆ど増大しない。
ａよりも上方に位置し、入力電圧Ｖｌｈがこの最大値に
ある際に人力ゲート１２の下方に蓄積された電荷の全量
を電荷転送チャネル３に流すことができる。従って、明
細書前文で説明した従来の装置において不完全な電荷転
送により生じるおそれのある信号ひずみを本発明による
上述した装置においては入力信号Ｖ ＋ ｎを減少せし
める必要なく簡単に回避しろる。更に、上述した本発明
による装置においては、第１クロック電極以外のクロッ
ク電極をＯｖおよび５Ｖの通常の低クロツタ電圧φ１．
φ２により駆動しうる為、電力消費が殆ど増大しない。
本発明は上述した実施例に限定されるものではなく、種
々の変更を加えうろこと勿論である。例えば、本発明は
電位障壁を有する電荷結合装置にのみならず、例えば前
述した論文に記載された４相装置のように電位障壁が存
在しない装置にも用いるものである。
々の変更を加えうろこと勿論である。例えば、本発明は
電位障壁を有する電荷結合装置にのみならず、例えば前
述した論文に記載された４相装置のように電位障壁が存
在しない装置にも用いるものである。
第１図は、通常のクロック電圧が第１クロック電極に印
加されている従来の電荷結合装置を示す断面図、 第２図は、第１図に示す装置の動作中の電位分布を示す
線図、 第３図は、本発明による半導体装置の一例を示す断面図
、 第４図は、第３図の装置の動作中の電位分布を示す線図
、 第５図は、第３図に示す装置に用いる駆動回路の一例を
示す回路図である。 ■・・・半導体本体 ２・・・１の主表面３・・・
チャネル ４．訃・・クロック電極６・・・酸化
物層 ７．訃・・クロックライン９・・・クロッ
ク電圧源 １０・・・ｎ゛電子源領域（人力ダイオード）１１・・
・第１電極（サンプルゲート）１２・・・第２電極（人
力ゲート） １３・・・電圧源（信号源） ２０・・・増幅器 特許出願人 エヌ・ベー・フィリップス・フルル
イランペンファブリケン
加されている従来の電荷結合装置を示す断面図、 第２図は、第１図に示す装置の動作中の電位分布を示す
線図、 第３図は、本発明による半導体装置の一例を示す断面図
、 第４図は、第３図の装置の動作中の電位分布を示す線図
、 第５図は、第３図に示す装置に用いる駆動回路の一例を
示す回路図である。 ■・・・半導体本体 ２・・・１の主表面３・・・
チャネル ４．訃・・クロック電極６・・・酸化
物層 ７．訃・・クロックライン９・・・クロッ
ク電圧源 １０・・・ｎ゛電子源領域（人力ダイオード）１１・・
・第１電極（サンプルゲート）１２・・・第２電極（人
力ゲート） １３・・・電圧源（信号源） ２０・・・増幅器 特許出願人 エヌ・ベー・フィリップス・フルル
イランペンファブリケン
Claims (1)
- 【特許請求の範囲】 １、半導体本体の表面に設けられた電荷結合装置を具え
る半導体装置であって、前記の電荷結合装置は、入力信
号に依存して電荷パケットを形成する入力段と、下側の
電荷転送チャネル中でこれらの電荷パケットを順次に蓄
積および転送する為のクロック電圧を印加する為の接続
手段が設けられたクロック電極の列とを具えており、前
記の入力段は電荷転送方向に見て順次に入力ダイオード
と、サンプルゲートと称する第１電極と、入力ゲートと
称する第２電極とを有しており、前記の入力ダイオード
には固定電圧を印加する接続手段が設けられ、前記の入
力ゲートには入力信号を供給する手段が設けられ、前記
のサンプルゲートには前記の入力ダイオードと前記の入
力ゲートの下方の領域との間の接続を達成させたり遮断
したりするサンプルクロック電圧を印加する手段が設け
られている半導体装置において、前記の接続手段が増幅
器を有し、この増幅器の出力端が前記の入力ゲートに続
く第１クロック電極に接続され、この増幅器の入力端に
、前記のクロック電極の列に適合するクロック電圧を供
給しうるようになっており、これによりこのクロック電
圧がこの増幅器の入力端に供給された際に第１クロック
電極の下方に誘起せしめうる電位の井戸の深さを、入力
ゲートの下方に形成された全電荷パケットをこの電位の
井戸内に流しうるのに充分な深さとしうるようにしたこ
とを特徴とする半導体装置。 ２、特許請求の範囲第１項に記載の半導体装置において
、各クロック電極が転送部分と蓄積部分とを具えており
、クロック電圧が印加された際に、電位障壁が転送部分
の下方に、電位の井戸が蓄積部分の下方に誘起されるよ
うになっていることを特徴とする半導体装置。 ３、特許請求の範囲第２項に記載の半導体装置において
、前記の電荷結合装置が２相電荷結合装置を構成してい
ることを特徴とする半導体装置。 ４、特許請求の範囲第１〜３項のいずれか１項に記載の
半導体装置において、前記の電荷結合装置が表面チャネ
ル型の電荷結合装置であることを特徴とする半導体装置
。 ５、特許請求の範囲第１〜４項のいずれか１項に記載の
半導体装置において、前記の増幅器がブートストラップ
駆動回路を有していることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8600891A NL8600891A (nl) | 1986-04-09 | 1986-04-09 | Halfgeleiderinrichting. |
| NL8600891 | 1986-04-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62243365A true JPS62243365A (ja) | 1987-10-23 |
| JPH0724307B2 JPH0724307B2 (ja) | 1995-03-15 |
Family
ID=19847850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62084883A Expired - Lifetime JPH0724307B2 (ja) | 1986-04-09 | 1987-04-08 | 半導体装置 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4774719A (ja) |
| EP (1) | EP0244889B1 (ja) |
| JP (1) | JPH0724307B2 (ja) |
| KR (1) | KR950004868B1 (ja) |
| CN (1) | CN1005939B (ja) |
| AT (1) | ATE57786T1 (ja) |
| AU (1) | AU592171B2 (ja) |
| CA (1) | CA1291567C (ja) |
| DE (1) | DE3765687D1 (ja) |
| NL (1) | NL8600891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210866A (ja) * | 1988-04-05 | 1990-01-16 | Philips Gloeilampenfab:Nv | 半導体メモリデバイス |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728029B2 (ja) * | 1987-05-21 | 1995-03-29 | 株式会社東芝 | 電荷転送素子 |
| US6573541B1 (en) | 2000-09-29 | 2003-06-03 | International Business Machines Corporation | Charge coupled device with channel well |
| US7046283B1 (en) | 2000-10-11 | 2006-05-16 | Dalsa, Inc. | Arrangements of clock line drivers |
| JP4249433B2 (ja) * | 2002-05-15 | 2009-04-02 | Ｎｅｃエレクトロニクス株式会社 | 電荷転送素子及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3925805A (en) * | 1974-01-28 | 1975-12-09 | Hughes Aircraft Co | System for transferring charge between spaced apart CCDs by direct series connection |
| NL8600890A (nl) * | 1986-04-09 | 1987-11-02 | Philips Nv | Halfgeleiderinrichting. |
-
1986
- 1986-04-09 NL NL8600891A patent/NL8600891A/nl not_active Application Discontinuation
-
1987
- 1987-03-31 US US07/033,129 patent/US4774719A/en not_active Expired - Fee Related
- 1987-03-31 AT AT87200594T patent/ATE57786T1/de active
- 1987-03-31 EP EP87200594A patent/EP0244889B1/en not_active Expired - Lifetime
- 1987-03-31 DE DE8787200594T patent/DE3765687D1/de not_active Expired - Lifetime
- 1987-04-02 CA CA000533696A patent/CA1291567C/en not_active Expired - Lifetime
- 1987-04-04 CN CN87102618.XA patent/CN1005939B/zh not_active Expired
- 1987-04-06 KR KR1019870003241A patent/KR950004868B1/ko not_active Expired - Lifetime
- 1987-04-08 JP JP62084883A patent/JPH0724307B2/ja not_active Expired - Lifetime
- 1987-04-08 AU AU71189/87A patent/AU592171B2/en not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210866A (ja) * | 1988-04-05 | 1990-01-16 | Philips Gloeilampenfab:Nv | 半導体メモリデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3765687D1 (de) | 1990-11-29 |
| KR870010633A (ko) | 1987-11-30 |
| EP0244889A1 (en) | 1987-11-11 |
| CN1005939B (zh) | 1989-11-29 |
| JPH0724307B2 (ja) | 1995-03-15 |
| CA1291567C (en) | 1991-10-29 |
| NL8600891A (nl) | 1987-11-02 |
| KR950004868B1 (ko) | 1995-05-15 |
| AU7118987A (en) | 1987-10-15 |
| AU592171B2 (en) | 1990-01-04 |
| US4774719A (en) | 1988-09-27 |
| ATE57786T1 (de) | 1990-11-15 |
| CN87102618A (zh) | 1987-10-21 |
| EP0244889B1 (en) | 1990-10-24 |
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