JPH11203134A - ビット演算回路 - Google Patents
ビット演算回路Info
- Publication number
- JPH11203134A JPH11203134A JP10008147A JP814798A JPH11203134A JP H11203134 A JPH11203134 A JP H11203134A JP 10008147 A JP10008147 A JP 10008147A JP 814798 A JP814798 A JP 814798A JP H11203134 A JPH11203134 A JP H11203134A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- instruction
- program memory
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【課題】 プログラムメモリからの命令読み出しとデー
タメモリに対する演算元データ読み出しと演算結果の書
込みをＣＰＵで行うのでは、１つの命令当たり２回のメ
モリアクセスを必要として高速演算ができない。 【解決手段】 プログラムメモリは、命令のオペレーシ
ョンコード部を格納するプログラムメモリ２Ａと、命令
のオペランド部を格納するプログラムメモリ２Ｂに分割
及びバスを分離構成する。レジスタ４はオペレーション
コードを記憶し、これをデコーダ５で解析し、コマンド
制御部６でリード／ライト制御する。レジスタ７はオペ
ランドを記憶してデータメモリ３のアドレスを発生し、
ＣＰＵはプログラムメモリからレジスタに命令を取り込
むＦＥステートと、データレジスタ８へのデータリード
及び演算器９の演算結果をデータメモリにライトするＥ
Ｘステートの２段のパイプライン動作する。
タメモリに対する演算元データ読み出しと演算結果の書
込みをＣＰＵで行うのでは、１つの命令当たり２回のメ
モリアクセスを必要として高速演算ができない。 【解決手段】 プログラムメモリは、命令のオペレーシ
ョンコード部を格納するプログラムメモリ２Ａと、命令
のオペランド部を格納するプログラムメモリ２Ｂに分割
及びバスを分離構成する。レジスタ４はオペレーション
コードを記憶し、これをデコーダ５で解析し、コマンド
制御部６でリード／ライト制御する。レジスタ７はオペ
ランドを記憶してデータメモリ３のアドレスを発生し、
ＣＰＵはプログラムメモリからレジスタに命令を取り込
むＦＥステートと、データレジスタ８へのデータリード
及び演算器９の演算結果をデータメモリにライトするＥ
Ｘステートの２段のパイプライン動作する。
Description
【０００１】
【発明の属する技術分野】本発明は、汎用ＣＰＵを使用
してビット演算を行う回路に関する。
してビット演算を行う回路に関する。
【０００２】
【従来の技術】この種の従来構成は、図３に示すよう
に、ＣＰＵ１と、命令を格納するプログラムメモリ（Ｐ
Ｍ）２と、演算データを格納するデータメモリ（ＤＭ）
３がバス（アドレスバス、データバス、コントロールバ
ス）で接続される。
に、ＣＰＵ１と、命令を格納するプログラムメモリ（Ｐ
Ｍ）２と、演算データを格納するデータメモリ（ＤＭ）
３がバス（アドレスバス、データバス、コントロールバ
ス）で接続される。
【０００３】ビット演算は、２つの命令によって演算が
実行される。その１番目の命令について、ＣＰＵ１はア
ドレス指定により次の２つの動作を実行する。
実行される。その１番目の命令について、ＣＰＵ１はア
ドレス指定により次の２つの動作を実行する。
【０００４】（１）プログラムメモリ２から命令を読み
出す（ＲＤ）。
出す（ＲＤ）。
【０００５】（２）この命令が指し示すデータメモリ３
のアドレスから演算元データを読み出し（ＲＤ）、ＣＰ
Ｕ１の内部レジスタに書込む（ＷＲ）。
のアドレスから演算元データを読み出し（ＲＤ）、ＣＰ
Ｕ１の内部レジスタに書込む（ＷＲ）。
【０００６】次に、２番目の命令について、ＣＰＵ１は
次の２つの動作を実行する。
次の２つの動作を実行する。
【０００７】（３）プログラムメモリ２から命令を読み
出す（ＲＤ）。
出す（ＲＤ）。
【０００８】（４）演算元データを格納する内部レジス
タのデータをビット演算し、演算結果を命令が指し示す
データメモリ３のアドレスに書込む（ＷＲ）。
タのデータをビット演算し、演算結果を命令が指し示す
データメモリ３のアドレスに書込む（ＷＲ）。
【０００９】
【発明が解決しようとする課題】従来のビット演算回路
は、ＣＰＵ１とプログラムメモリ２及びデータメモリ３
は、１本のバスで並列的に接続されるため、ＣＰＵ１に
よる両メモリ２、３への同時アクセスができない。
は、ＣＰＵ１とプログラムメモリ２及びデータメモリ３
は、１本のバスで並列的に接続されるため、ＣＰＵ１に
よる両メモリ２、３への同時アクセスができない。
【００１０】このため、ＣＰＵ１は、１つの命令当たり
プログラムメモリ２とデータメモリ３を時分割で各１
回、合計２回のメモリアクセスを直列的に行う。
プログラムメモリ２とデータメモリ３を時分割で各１
回、合計２回のメモリアクセスを直列的に行う。
【００１１】したがって、ビット演算で必要な「命令読
み出し」と「データ取り込み」、又は「命令読み出し」
と「データ書込み」のそれぞれ２回のメモリアクセスが
必要となり、しかも１回のメモリアクセス時間はＣＰＵ
の演算時間よりも長くなり、メモリアクセス回数の多さ
が演算速度を低下させてしまう。
み出し」と「データ取り込み」、又は「命令読み出し」
と「データ書込み」のそれぞれ２回のメモリアクセスが
必要となり、しかも１回のメモリアクセス時間はＣＰＵ
の演算時間よりも長くなり、メモリアクセス回数の多さ
が演算速度を低下させてしまう。
【００１２】本発明の目的は、演算を高速にするビット
演算回路を提供することにある。
演算回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、プログラムメ
モリはオペレーションコード部とオペランド部をそれぞ
れ格納する２つのメモリに分割することでＣＰＵによる
並列アクセスを可能にし、ＣＰＵに従属した演算回路を
設け、この演算回路ではＣＰＵによるパイプライン動作
によって命令に対して２つのステートを並列に実行する
ことにより、等価的にメモリアクセス回数を半減するこ
とで高速演算ができるようにしたもので、以下の構成を
特徴とする。
モリはオペレーションコード部とオペランド部をそれぞ
れ格納する２つのメモリに分割することでＣＰＵによる
並列アクセスを可能にし、ＣＰＵに従属した演算回路を
設け、この演算回路ではＣＰＵによるパイプライン動作
によって命令に対して２つのステートを並列に実行する
ことにより、等価的にメモリアクセス回数を半減するこ
とで高速演算ができるようにしたもので、以下の構成を
特徴とする。
【００１４】命令を格納するプログラムメモリとデータ
を格納するデータメモリとを使ってプログラムメモリか
らの命令読み出しとデータメモリに対する演算元データ
読み出しと演算結果の書込みを行うビット演算回路にお
いて、前記プログラムメモリは、命令のオペレーション
コード部を格納する第１のプログラムメモリと、命令の
オペランド部を格納する第２のプログラムメモリに分割
及びバスを分離構成し、ＣＰＵによるアドレス指定で前
記第１のプログラムメモリから読み出したオペレーショ
ンコードを記憶する第１のレジスタと、ＣＰＵによるア
ドレス指定で前記第２のプログラムメモリから読み出し
たオペランドを記憶して前記データメモリのアドレスを
発生する第２のレジスタと、前記第１のレジスタが取り
込んだデータを解析するデコーダと、前記デコーダの解
析結果で前記データメモリに対してリード信号とライト
信号を生成するコマンド制御部と、前記データメモリか
ら読み出したデータを記憶するデータレジスタと、前記
データレジスタからのデータを演算元データとしてビッ
ト演算する演算器とを備え、前記ＣＰＵは前記プログラ
ムメモリから前記第１及び第２のレジスタに命令を取り
込むＦＥステートと、前記デコーダによる命令デコード
で前記データメモリからのデータリード及び前記演算器
による演算結果をデータメモリにライトするＥＸステー
トの２段のパイプライン動作をすることを特徴とする。
を格納するデータメモリとを使ってプログラムメモリか
らの命令読み出しとデータメモリに対する演算元データ
読み出しと演算結果の書込みを行うビット演算回路にお
いて、前記プログラムメモリは、命令のオペレーション
コード部を格納する第１のプログラムメモリと、命令の
オペランド部を格納する第２のプログラムメモリに分割
及びバスを分離構成し、ＣＰＵによるアドレス指定で前
記第１のプログラムメモリから読み出したオペレーショ
ンコードを記憶する第１のレジスタと、ＣＰＵによるア
ドレス指定で前記第２のプログラムメモリから読み出し
たオペランドを記憶して前記データメモリのアドレスを
発生する第２のレジスタと、前記第１のレジスタが取り
込んだデータを解析するデコーダと、前記デコーダの解
析結果で前記データメモリに対してリード信号とライト
信号を生成するコマンド制御部と、前記データメモリか
ら読み出したデータを記憶するデータレジスタと、前記
データレジスタからのデータを演算元データとしてビッ
ト演算する演算器とを備え、前記ＣＰＵは前記プログラ
ムメモリから前記第１及び第２のレジスタに命令を取り
込むＦＥステートと、前記デコーダによる命令デコード
で前記データメモリからのデータリード及び前記演算器
による演算結果をデータメモリにライトするＥＸステー
トの２段のパイプライン動作をすることを特徴とする。
【００１５】
【発明の実施の形態】図１は、本発明の実施形態を示す
回路図である。同図が図３と異なる部分は、ビット演算
をＣＰＵ１のみで行うのではなく、ＣＰＵ１に従属して
ビット演算を行う専用回路を外部に設けた点にある。
回路図である。同図が図３と異なる部分は、ビット演算
をＣＰＵ１のみで行うのではなく、ＣＰＵ１に従属して
ビット演算を行う専用回路を外部に設けた点にある。
【００１６】メモリ構成は、２つのプログラムメモリ２
Ａと２Ｂと、１つのデータメモリ３とし、プログラム
は、プログラムメモリ２Ａと２Ｂにビット分割して格納
する。このうち、プログラムメモリ２Ａは命令のオペレ
ーションコード部を格納し、プログラムメモリ２Ｂは命
令のオペランド部を格納する。
Ａと２Ｂと、１つのデータメモリ３とし、プログラム
は、プログラムメモリ２Ａと２Ｂにビット分割して格納
する。このうち、プログラムメモリ２Ａは命令のオペレ
ーションコード部を格納し、プログラムメモリ２Ｂは命
令のオペランド部を格納する。
【００１７】データメモリ３は、従来と同じにデータを
格納する。また、各メモリのデータバスは、それぞれ分
離し、同時アクセスを可能にする。
格納する。また、各メモリのデータバスは、それぞれ分
離し、同時アクセスを可能にする。
【００１８】ＣＰＵ１は、２段のパイプライン動作を
し、１段目は命令取り込み（ＦＥステート）、２段目は
命令のデコードと実行（ＥＸステート）を行う。
し、１段目は命令取り込み（ＦＥステート）、２段目は
命令のデコードと実行（ＥＸステート）を行う。
【００１９】レジスタ４はプログラムメモリ２Ａから読
み出したオペレーションコードを記憶し、デコーダ５は
レジスタ４に取り込んだオペレーションコードをデコー
ドすることによってオペレーションコードを解析する。
コマンド制御部６はデコーダ５の解析結果からデータメ
モリ３のリード（ＲＤ）／ライト（ＷＲ）を切り替え制
御する。
み出したオペレーションコードを記憶し、デコーダ５は
レジスタ４に取り込んだオペレーションコードをデコー
ドすることによってオペレーションコードを解析する。
コマンド制御部６はデコーダ５の解析結果からデータメ
モリ３のリード（ＲＤ）／ライト（ＷＲ）を切り替え制
御する。
【００２０】レジスタ７はプログラムメモリ２Ｂから読
み出したオペランドを記憶し、これをデータメモリ３の
アドレスとして与える。
み出したオペランドを記憶し、これをデータメモリ３の
アドレスとして与える。
【００２１】データレジスタ８はデータメモリ３からの
リードデータ又はライトデータを記憶する。演算器９は
デコーダ５の解析結果に従ってデータレジスタ８のデー
タを取り込み、このデータに対するビット演算を行う。
この演算結果はデータメモリ３のライトデータにされ
る。
リードデータ又はライトデータを記憶する。演算器９は
デコーダ５の解析結果に従ってデータレジスタ８のデー
タを取り込み、このデータに対するビット演算を行う。
この演算結果はデータメモリ３のライトデータにされ
る。
【００２２】以上の構成によるビット演算は、図２に示
す動作シーケンスになる。ＣＰＵ１の１段目の命令取り
込み（ＦＥステート）では、ＣＰＵ１がプログラムメモ
リ２Ａと２Ｂにアドレスを与え、これらプログラムメモ
リの該等アドレスのデータを取り出す。このうち、オペ
レーションコード部はレジスタ４に記憶され、オペラン
ド部がレジスタ７に記憶される。
す動作シーケンスになる。ＣＰＵ１の１段目の命令取り
込み（ＦＥステート）では、ＣＰＵ１がプログラムメモ
リ２Ａと２Ｂにアドレスを与え、これらプログラムメモ
リの該等アドレスのデータを取り出す。このうち、オペ
レーションコード部はレジスタ４に記憶され、オペラン
ド部がレジスタ７に記憶される。
【００２３】レジスタ４のオペレーションコードはデコ
ーダ５で解析され、演算器９の制御及びデータレジスタ
８とコマンド制御部６を制御する。
ーダ５で解析され、演算器９の制御及びデータレジスタ
８とコマンド制御部６を制御する。
【００２４】ＣＰＵ１の２段目の命令取り込み（ＥＸス
テート）では、命令によって各部の動作が異なる。ビッ
ト演算を行う命令では、「データメモリからデータをリ
ードする命令」と、「演算結果をデータメモリにライト
する命令」の２種類がある。
テート）では、命令によって各部の動作が異なる。ビッ
ト演算を行う命令では、「データメモリからデータをリ
ードする命令」と、「演算結果をデータメモリにライト
する命令」の２種類がある。
【００２５】このうち、「データメモリからデータをリ
ードする命令」の場合、ＥＸステートの動作は、データ
メモリ３にレジスタ７のデータをアドレスとして与え、
そのアドレスのデータをリードし、データレジスタ８に
記憶させる。このとき、データメモリ３へのリード信号
はデコーダ６がオペレーションコードからリード要求を
デコードし、これによってコマンド制御部６がリード信
号を生成する。
ードする命令」の場合、ＥＸステートの動作は、データ
メモリ３にレジスタ７のデータをアドレスとして与え、
そのアドレスのデータをリードし、データレジスタ８に
記憶させる。このとき、データメモリ３へのリード信号
はデコーダ６がオペレーションコードからリード要求を
デコードし、これによってコマンド制御部６がリード信
号を生成する。
【００２６】「演算結果をデータメモリにライトする命
令」の場合、ＥＸステートの動作は、データメモリ３に
レジスタ７のデータをアドレスとして与え、演算結果で
ある演算器９の出力をデータメモリ３にライトする。こ
のとき、データメモリ３へのライト信号はデコーダ５が
オペレーションコードからライト要求をデコードし、こ
れによってコマンド制御部６がライト信号を生成する。
令」の場合、ＥＸステートの動作は、データメモリ３に
レジスタ７のデータをアドレスとして与え、演算結果で
ある演算器９の出力をデータメモリ３にライトする。こ
のとき、データメモリ３へのライト信号はデコーダ５が
オペレーションコードからライト要求をデコードし、こ
れによってコマンド制御部６がライト信号を生成する。
【００２７】以上のパイプライン動作により、２つのス
テートが並列に実行できるため、図２のスロットＡに示
すように、それぞれのメモリへのアクセスを同時に行う
ことができる。よって、ビット演算で必要な「命令読み
出し」と「データ取り込み」、又は「命令読み出し」と
「データ書込み」のそれぞれ２回のメモリアクセスを同
時に行うことができる。
テートが並列に実行できるため、図２のスロットＡに示
すように、それぞれのメモリへのアクセスを同時に行う
ことができる。よって、ビット演算で必要な「命令読み
出し」と「データ取り込み」、又は「命令読み出し」と
「データ書込み」のそれぞれ２回のメモリアクセスを同
時に行うことができる。
【００２８】なお、各レジスタ４、７、８はＣＰＵ１の
クロックＣＬＫで常に同期しており、演算回路とＣＰＵ
１の調停は必要とせず、常にＣＰＵ１が主となってビッ
ト演算することができる。
クロックＣＬＫで常に同期しており、演算回路とＣＰＵ
１の調停は必要とせず、常にＣＰＵ１が主となってビッ
ト演算することができる。
【００２９】
【発明の効果】以上のとおり、本発明によれば、命令の
オペレーションコード部とオペランド部をそれぞれ格納
する２つのプログラムメモリを設けてＣＰＵによる並列
アクセスを可能にし、ＣＰＵに従属した演算回路でＣＰ
Ｕによるパイプライン動作によって命令に対して２つの
ステートを並列に実行するようにしたため、等価的にメ
モリアクセス回数を半減してビット演算を高速にできる
効果がある。
オペレーションコード部とオペランド部をそれぞれ格納
する２つのプログラムメモリを設けてＣＰＵによる並列
アクセスを可能にし、ＣＰＵに従属した演算回路でＣＰ
Ｕによるパイプライン動作によって命令に対して２つの
ステートを並列に実行するようにしたため、等価的にメ
モリアクセス回数を半減してビット演算を高速にできる
効果がある。
【図１】本発明の実施形態を示す回路構成図。
【図２】実施形態の動作シーケンス。
【図３】従来のビット演算回路の構成図。
１…ＣＰＵ ２、２Ａ、２Ｂ…プログラムメモリ ３…データメモリ ４、７…レジスタ ５…デコーダ ６…コマンド制御部 ８…データレジスタ ９…演算器
Claims (1)
- 【請求項１】 命令を格納するプログラムメモリとデー
タを格納するデータメモリとを使ってプログラムメモリ
からの命令読み出しとデータメモリに対する演算元デー
タ読み出しと演算結果の書込みを行うビット演算回路に
おいて、 前記プログラムメモリは、命令のオペレーションコード
部を格納する第１のプログラムメモリと、命令のオペラ
ンド部を格納する第２のプログラムメモリに分割及びバ
スを分離構成し、 ＣＰＵによるアドレス指定で前記第１のプログラムメモ
リから読み出したオペレーションコードを記憶する第１
のレジスタと、 ＣＰＵによるアドレス指定で前記第２のプログラムメモ
リから読み出したオペランドを記憶して前記データメモ
リのアドレスを発生する第２のレジスタと、 前記第１のレジスタが取り込んだデータを解析するデコ
ーダと、 前記デコーダの解析結果で前記データメモリに対してリ
ード信号とライト信号を生成するコマンド制御部と、 前記データメモリから読み出したデータを記憶するデー
タレジスタと、 前記データレジスタからのデータを演算元データとして
ビット演算する演算器とを備え、 前記ＣＰＵは前記プログラムメモリから前記第１及び第
２のレジスタに命令を取り込むＦＥステートと、前記デ
コーダによる命令デコードで前記データメモリからのデ
ータリード及び前記演算器による演算結果をデータメモ
リにライトするＥＸステートの２段のパイプライン動作
をすることを特徴とするビット演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10008147A JPH11203134A (ja) | 1998-01-20 | 1998-01-20 | ビット演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10008147A JPH11203134A (ja) | 1998-01-20 | 1998-01-20 | ビット演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203134A true JPH11203134A (ja) | 1999-07-30 |
Family
ID=11685208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10008147A Pending JPH11203134A (ja) | 1998-01-20 | 1998-01-20 | ビット演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11203134A (ja) |
-
1998
- 1998-01-20 JP JP10008147A patent/JPH11203134A/ja active Pending
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